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1. Intel® Stratix® 10精度可调DSP模块概述
2. 模块体系结构概述
3. 操作模式说明
4. 设计考量
5. Intel® Stratix® 10精度可调DSP模块实现指南
6. Native Fixed Point DSP Intel® Stratix® 10 FPGA IP核参考
7. Multiply Adder IP核参考
8. ALTMULT_COMPLEX Intel® FPGA IP核参考
9. LPM_MULT Intel® FPGA IP核参考
10. Native Floating Point DSP Intel® Stratix® 10FPGA IP参考
11. LPM_DIVIDE (Divider) Intel FPGA IP核
12. Intel® Stratix® 10 精度可调DSP块用户指南文档存档
13. Intel® Stratix® 10精度可调DSP块文档修订历史
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6.3.1. 18 x 18 Plus 36模式中使用少于36-Bit操作数实例
该实例演示如何配置Native Fixed Point DSP Intel® Stratix® 10 IP核以通过101010101010(二进制)的有符号12-bit输入数据取代36-bit操作数来使用18 × 18 Plus 36操作模式。
- 将Representation format for bottom multiplier x operand 设置为signed。
- 将Representation format for bottom multiplier x operand 设置为unsigned。
- 将'bx' input bus width设置为18。
- 将'bx' input bus width设置为18。
- 提供18-bit有符号表示数据(signed representation data),例如,'111111111111111111'代表bx输入总线。
通过该步骤执行符号扩展。将初始12-bit输入扩展到带有bx 的36-bit代表最重要的18-bit。
- 提供18-bit有符号表示数据(signed representation data),例如,'111111101010101010'代表bx输入总线。