Intel® Stratix® 10精度可调DSP块用户指南

ID 683832
日期 10/22/2019
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7.2.2. 脉动延迟寄存器

脉动体系结构中,输入数据被驱动到寄存器级联作为数据缓冲器。每个寄存器将输入采样传送到乘法器并与相应系数相乘。链式加法器储存来自乘法器的结果和之前所寄存来自chainin[]输入端结果的逐步组合,以形成最终结果。每个乘加单元必须被延迟单个周期,从而在相加时结果正确同步。每个连续的延迟都是用于系数存储器和数据缓冲器各自乘加单元的的寻址。例如,单个延迟用于第二乘加单元,两个延迟用于第三个乘加单元,依此类推。

图 38. 脉动寄存器


x(t)代表来自输入样本连续流的结果以及y(t)代表一组输入样本和与其系数实时相乘的结果的总和。输入和输出结果流程都是从左到右。c(0)c(N-1)表示系数。脉动延迟寄存器由S-1表示,其中–1代表单个时钟延迟。在流水线输入和输出处添加脉动延迟寄存器,以确保乘法器操作结果和累加总和保持同步。复制该处理单元以形成计算滤波功能电路。该功能通过下列公式表示。



N代表输入累加器的数据周期数,y(t)代表在时间t的输出,A(t)代表在时间t的输入,以及B(i)为系数。方程式中的ti对应特定的时间瞬间,所以要计算在时间t的输出采样y(t),需要在N个不同点的实时(或A(n), A(n-1), A(n-2), … A(n-N+1))输入采样。N个输入采样的组是由N个系数相乘并相加后形成的最终结果y

脉动寄存器体系结构仅可用于sum-of-2和sum-of-4模式。

下图表示2个乘法器的脉动延迟寄存器实现。

图 39. 两个乘法器的脉动延迟寄存器实现


两个乘法器的求和通过以下方程式表示。



下图表示4个乘法器的脉动延迟寄存器实现。

图 40. 4个乘法器的脉动延迟寄存器实现


4个乘法器的求和通过以下方程式表示。



下面列出脉动寄存器实现的优势:

  • 减少DSP资源使用
  • 通过链式加法器结构使能DSP模块中的高效映射