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1. Intel® Stratix® 10精度可调DSP模块概述
2. 模块体系结构概述
3. 操作模式说明
4. 设计考量
5. Intel® Stratix® 10精度可调DSP模块实现指南
6. Native Fixed Point DSP Intel® Stratix® 10 FPGA IP核参考
7. Multiply Adder IP核参考
8. ALTMULT_COMPLEX Intel® FPGA IP核参考
9. LPM_MULT Intel® FPGA IP核参考
10. Native Floating Point DSP Intel® Stratix® 10FPGA IP参考
11. LPM_DIVIDE (Divider) Intel FPGA IP核
12. Intel® Stratix® 10 精度可调DSP块用户指南文档存档
13. Intel® Stratix® 10精度可调DSP块文档修订历史
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7.3.7. 流水线选项卡
参数 | IP生成的参数 | 值 | 默认值 | 说明 |
---|---|---|---|---|
Pipelining Configuration(流水线配置) | ||||
Do you want to add pipeline register to the input? | gui_pipelining | No, Yes |
No | 选择Yes以使能一个流水线寄存器的额外级别用于输入信号。 必须为Please specify the number of latency clock cycles参数指定一个大于0的值。 |
Please specify the number of latency clock cycles | latency | 任何大于0的值 | 0 | 在时钟周期中指定所需的延迟。 流水线寄存器的一个级别=时钟周期中的一次延迟。 必须为Do you want to add pipeline register to the input?选择YES以使能该选项。 |
What is the source for clock input? | gui_input_latency_clock | CLOCK0, CLOCK1, CLOCK2 |
CLOCK0 | 选择Clock0,Clock1或Clock2以使能和指定流水线寄存器输入时钟信号。 必须为Do you want to add pipeline register to the input?选择YES以使能该选项。 |
What is the source for asynchronous clear input? | gui_input_latency_aclr | NONE ACLR0 ACLR1 |
NONE | 指定额外流水线寄存器的寄存器异步清零源。 必须为Do you want to add pipeline register to the input?选择YES以使能该选项。 |
What is the source for synchronous clear input? | gui_input_latency_sclr | NONE SCLR0 SCLR1 |
NONE | 指定额外流水线寄存器的寄存器同步清零源。 必须为Do you want to add pipeline register to the input?选择YES以使能该选项。 |