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1. Intel® Stratix® 10精度可调DSP模块概述
2. 模块体系结构概述
3. 操作模式说明
4. 设计考量
5. Intel® Stratix® 10精度可调DSP模块实现指南
6. Native Fixed Point DSP Intel® Stratix® 10 FPGA IP核参考
7. Multiply Adder IP核参考
8. ALTMULT_COMPLEX Intel® FPGA IP核参考
9. LPM_MULT Intel® FPGA IP核参考
10. Native Floating Point DSP Intel® Stratix® 10FPGA IP参考
11. LPM_DIVIDE (Divider) Intel FPGA IP核
12. Intel® Stratix® 10 精度可调DSP块用户指南文档存档
13. Intel® Stratix® 10精度可调DSP块文档修订历史
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2.8. 脉动寄存器用于定点运算
每个精度可调DSP模块中有两组脉动寄存器,每组支持chain in和chain out加法器多达44 bits。如果精度可调模块未配置成定点运算脉动FIR模式,则两个脉动寄存器组被旁路。
第一组脉动寄存器包括18-bit和19-bit寄存器,分别用于寄存顶部乘法器的18-bit和19-bit输入。
第二组脉动寄存器用于延迟来自前一个精度可调DSP模块的chainin输入。
以下是关于您设计中实现脉动寄存器的指导:
- 使用脉动寄存器时,必须已使能输入和输出寄存器。
- 在使用脉动寄存器时第一和第二流水线寄存器是可选的。如果第二流水线被使能,就使用与输入脉动寄存器相同的时钟。
- Chainin脉动寄存器始终与输出寄存器具有相同时钟源。
- 建议所有寄存器使用相同时钟源以确保正确的脉动操作。