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1. Intel® Stratix® 10精度可调DSP模块概述
2. 模块体系结构概述
3. 操作模式说明
4. 设计考量
5. Intel® Stratix® 10精度可调DSP模块实现指南
6. Native Fixed Point DSP Intel® Stratix® 10 FPGA IP核参考
7. Multiply Adder IP核参考
8. ALTMULT_COMPLEX Intel® FPGA IP核参考
9. LPM_MULT Intel® FPGA IP核参考
10. Native Floating Point DSP Intel® Stratix® 10FPGA IP参考
11. LPM_DIVIDE (Divider) Intel FPGA IP核
12. Intel® Stratix® 10 精度可调DSP块用户指南文档存档
13. Intel® Stratix® 10精度可调DSP块文档修订历史
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3.1.5.1. 映射脉动模式用户视图到精度可调模块体系结构视图
下图显示为,通过重新定时(retime)寄存器和重构加法器,并使用 Intel® Stratix® 10精度可调DSP模块(d)的脉动FIR滤波器(a)实现。寄存器B可被重新定时到chainin,ay和ax输入路径上的脉动寄存器中,如(b)中所示。寄存器重新定时的最终结果如(c)中所示。然后重构加法器的位置以进行两个乘法器输出求和。加法器结果被发送到chainout加法器与来自精度可调DSP模块的chainin值相加,如(d)所示。
图 14. 映射脉动模式用户视图到精度可调模块体系结构视图