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1. Intel® Stratix® 10精度可调DSP模块概述
2. 模块体系结构概述
3. 操作模式说明
4. 设计考量
5. Intel® Stratix® 10精度可调DSP模块实现指南
6. Native Fixed Point DSP Intel® Stratix® 10 FPGA IP核参考
7. Multiply Adder IP核参考
8. ALTMULT_COMPLEX Intel® FPGA IP核参考
9. LPM_MULT Intel® FPGA IP核参考
10. Native Floating Point DSP Intel® Stratix® 10FPGA IP参考
11. LPM_DIVIDE (Divider) Intel FPGA IP核
12. Intel® Stratix® 10 精度可调DSP块用户指南文档存档
13. Intel® Stratix® 10精度可调DSP块文档修订历史
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11.6. 端口
下表列出用于LPM_DIVIDE IP核的输入和输出端口。
端口名称 | 需要 | 说明 |
---|---|---|
numer[] | Yes | 分子数据输入。输入端口的大小取决于LPM_WIDTHN参数值。 |
denom[] | Yes | 分母数据输入。输入端口的大小取决于LPM_WIDTHD参数值。 |
clock | No | 流水线用途的时钟输入。默认情况下对于非 0 的LPM_PIPELINE值时,必须使能该时钟端口。 |
clken | No | 时钟使能流水线用途。当clken端口置位为高电平时,开始进行除法运算。当该信号为低电平时,误操作。如果省略,则默认值是1。 |
aclr | No | 异步清零端口可随时用于时钟输入的流水线异步复位到全'0'。 |
端口名称 | 需要 | 说明 |
---|---|---|
quotient[] | Yes | 数据输出。输出端口的大小取决于LPM_WIDTHN参数值。 |
remain[] | Yes | 数据输出。输出端口的大小取决于LPM_WIDTHD参数值。 |