Intel® Stratix® 10精度可调DSP块用户指南

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ID 683832
日期 10/22/2019
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1. Intel® Stratix® 10精度可调DSP模块概述 2. 模块体系结构概述 3. 操作模式说明 4. 设计考量 5. Intel® Stratix® 10精度可调DSP模块实现指南 6. Native Fixed Point DSP Intel® Stratix® 10 FPGA IP核参考 7. Multiply Adder IP核参考 8. ALTMULT_COMPLEX Intel® FPGA IP核参考 9. LPM_MULT Intel® FPGA IP核参考 10. Native Floating Point DSP Intel® Stratix® 10FPGA IP参考 11. LPM_DIVIDE (Divider) Intel FPGA IP核 12. Intel® Stratix® 10 精度可调DSP块用户指南文档存档 13. Intel® Stratix® 10精度可调DSP块文档修订历史
1. Intel® Stratix® 10精度可调DSP模块概述 x
1.1. 功能 1.2. Intel® Stratix® 10器件中支持的操作模式 1.3. 资源
2. 模块体系结构概述 x
2.1. 定点和浮点运算的输入寄存器Bank 2.2. 定点和浮点运算的流水线寄存器 2.3. 定点运算的预加器 2.4. 定点运算的内部系数 2.5. 乘法器用于定点和浮点运算 2.6. 定点和浮点运算的加法器或减法器 2.7. 定点运算的累加器，Chainout加法器和预加载常量 2.8. 脉动寄存器用于定点运算 2.9. 倍加寄存器用于定点运算 2.10. 定点和浮点运算的输出寄存器Bank 2.11. 浮点运算的异常处理
3. 操作模式说明 x
3.1. 定点运算的操作模式 3.2. 定点运算的操作模式
3.1. 定点运算的操作模式 x
3.1.1. 独立乘法器模式 3.1.2. 乘法加法器求和模式 3.1.3. 独立复合乘法器 3.1.4. 36-Bit输入18 × 19乘法运算求和模式 3.1.5. 脉动FIR模式
3.1.1. 独立乘法器模式 x
3.1.1.1. 18 × 18或18 × 19独立乘法器 3.1.1.2. 27 × 27独立乘法器
3.1.5. 脉动FIR模式 x
3.1.5.1. 映射脉动模式用户视图到精度可调模块体系结构视图 3.1.5.2. 18-Bit脉动FIR模式 3.1.5.3. 27-Bit脉动FIR模式
3.2. 定点运算的操作模式 x
3.2.1. 单浮点运算功能 3.2.2. 多浮点运算功能
3.2.1. 单浮点运算功能 x
3.2.1.1. 乘法模式 3.2.1.2. 加法或减法模式 3.2.1.3. 乘法累加模式
3.2.2. 多浮点运算功能 x
3.2.2.1. 乘加或乘减模式 3.2.2.2. Vector One模式 3.2.2.3. Vector Two模式 3.2.2.4. 直接矢量点积（Direct Vector Dot Product） 3.2.2.5. 复数乘法
4. 设计考量 x
4.1. 定点运算的内部系数和预加器 4.2. 定点运算的累加器 4.3. Chainout加法器 4.4. 定点运算的输入级联
6. Native Fixed Point DSP Intel® Stratix® 10 FPGA IP核参考 x
6.1. Native Fixed Point DSP Intel® Stratix® 10 FPGA IP版本信息 6.2. 所支持的操作模式 6.3. 定点运算的最大输入数据宽度 6.4. 参数化Native Fixed Point DSP IP核 6.5. 信号
6.3. 定点运算的最大输入数据宽度 x
6.3.1. 18 x 18 Plus 36模式中使用少于36-Bit操作数实例
6.4. 参数化Native Fixed Point DSP IP核 x
6.4.1. Native Fixed Point DSP Intel® Stratix® 10 FPGA IP参数
7. Multiply Adder IP核参考 x
7.1. Multiply Adder Intel FPGA IP版本信息 7.2. 功能特性 7.3. 参数 7.4. 信号
7.2. 功能特性 x
7.2.1. 预加器 7.2.2. 脉动延迟寄存器 7.2.3. 预加载常量 7.2.4. 双重累加器
7.2.1. 预加器 x
7.2.1.1. 预加器简单模式 7.2.1.2. 预加器系数模式 7.2.1.3. 预加器输入模式 7.2.1.4. 预加器平方模式 7.2.1.5. 预加器常量模式
7.3. 参数 x
7.3.1. 常规选项卡 7.3.2. 特殊模式（Extra Modes） 7.3.3. 乘法器选项卡 7.3.4. 预加器选项卡 7.3.5. 累加器选项卡 7.3.6. 脉动/Chainout选项卡 7.3.7. 流水线选项卡
8. ALTMULT_COMPLEX Intel® FPGA IP核参考 x
8.1. ALTMULT_COMPLEX Intel FPGA IP版本信息 8.2. 功能特性 8.3. 复数乘法 8.4. 参数 8.5. 信号
9. LPM_MULT Intel® FPGA IP核参考 x
9.1. LPM_MULT Intel FPGA IP版本信息 9.2. 功能特性 9.3. 参数 9.4. 信号
9.3. 参数 x
9.3.1. 通用选项卡 9.3.2. 通用2选项卡 9.3.3. 流水线选项卡
10. Native Floating Point DSP Intel® Stratix® 10FPGA IP参考 x
10.1. Native Floating Point DSP Intel® Stratix® 10 FPGA IP版本信息 10.2. Native Floating Point DSP Intel® Stratix® 10 FPGA IP核支持的操作模式 10.3. 参数化Native Floating Point DSP Intel® Stratix® 10 FPGA IP 10.4. Native Floating Point DSP Intel® Stratix® 10 FPGA IP核信号
10.3. 参数化Native Floating Point DSP Intel® Stratix® 10 FPGA IP x
10.3.1. Native Floating Point DSP Intel® Stratix® 10 FPGA IP参数
11. LPM_DIVIDE (Divider) Intel FPGA IP核 x
11.1. LPM_DIVIDE Intel® FPGA IP版本信息 11.2. 功能特性 11.3. Verilog HDL Prototype（Verilog HDL原型开发） 11.4. VHDL组件声明 11.5. VHDL LIBRARY_USE Declaration（VHDL LIBRARY_USE声明） 11.6. 端口 11.7. 参数
11.7. 参数 x
11.7.1. General Tab（通用选项卡） 11.7.2. General1 Tab
1. Intel® Stratix® 10精度可调DSP模块概述
2. 模块体系结构概述
3. 操作模式说明
4. 设计考量
5. Intel® Stratix® 10精度可调DSP模块实现指南
6. Native Fixed Point DSP Intel® Stratix® 10 FPGA IP核参考
7. Multiply Adder IP核参考
8. ALTMULT_COMPLEX Intel® FPGA IP核参考
9. LPM_MULT Intel® FPGA IP核参考
10. Native Floating Point DSP Intel® Stratix® 10FPGA IP参考
11. LPM_DIVIDE (Divider) Intel FPGA IP核
12. Intel® Stratix® 10 精度可调DSP块用户指南文档存档
13. Intel® Stratix® 10精度可调DSP块文档修订历史

6.4.1. Native Fixed Point DSP Intel® Stratix® 10 FPGA IP参数

表 22.  一般参数
参数 IP生成的参数 值 默认值 说明
操作模式
Select the Operation Mode operation_mode

m18×18_full

m18×18_full_top

m18×18_sumof2

m18×18_plus36

m18×18_systolic

m27×27

m18×18_full 选择需要的操作模式。
Multiplier Configuration（乘法器配置）
Representation format for AX input bus signed_max

signed

unsigned

unsigned 为顶层乘法器x操作数指定表示格式。
AY/AZ输入总线的表示格式 signed_may

signed

unsigned

unsigned

为顶层乘法器y操作数指定表示格式。
Representation format for BX input bus signed_mbx

signed

unsigned

unsigned 为底层乘法器x操作数指定表示格式。
Representation format for BY/BZ input buses signed_mby

signed

unsigned

unsigned 为底层乘法器y操作数指定表示格式。

总选择unsigned用于m18×18_plus36。

清零信号设置
Type of clear signal clear_type

none

aclr

sclr

none

选择aclr，将异步清零信号类型用于全部寄存器。

选择sclr，将同步清零信号类型用于全部寄存器。

端口宽度设计
How wide should AX input bus be? ax_width 1–27 18 指定ax输入总线的宽度。

请参阅定点运算的最大输入数据宽度。

How wide should BX input bus be? bx_width 1 x -18 18 指定bx输入总线宽度。

使用m18x18_full_top模式时，将该参数设置为0。

请参阅定点运算的最大输入数据宽度。

How wide should AY input bus be? ay_scan_in_width 1–27 18 指定ay或scanin输入总线的宽度。

请参阅定点运算的最大输入数据宽度。

How wide should BY input bus be? by_width 1–19 18 指定by输入总线宽度。

使用m18x18_full_top模式时，将该参数设置为0。

请参阅定点运算的最大输入数据宽度。

How wide should AZ input bus be? az_width 0-18 0 指定az输入总线的宽度。

请参阅定点运算的最大输入数据宽度。

How wide should BZ input bus be? bz_width 0–18 0 指定bz输入总线宽度。

使用m18x18_full_top模式时，将该参数设置为0。

请参阅定点运算的最大输入数据宽度。

How wide should result A width? result_a_width 1–64 37 指定resulta输出总线的宽度。
How wide should result B width? result_b_width 1–37 37 指定resultb输出总线的宽度。

仅m18x18_full模式下支持该参数。

How wide should result scanout port (1) scan_out_width 1–27 0 指定scanout输出总线的宽度。
图 30. DSP模块视图 DSP模块视图参数列表中有关于每个模块的介绍。
表 23.  DSP模块视图参数
参数 值 默认值 说明
loadconst

Disable

Enable

 Disable

点击端口符号使能loadconst端口及其输入寄存器。

Accumulate port (2)

Disable

Enable

 Disable 点击端口符号使能accumlate端口及其输入寄存器。
negate port (3)

Disable

Enable

 Disable 点击端口符号使能negate端口及其输入寄存器。
sub port (4)

Disable

Enable

 Disable 点击端口符号使能sub端口及其输入寄存器。
Top delay register (5)

Disable

Enable

 Disable 点击以使能用于ay输入总线的顶层延迟寄存器。

m18×18_plus36和m27x27操作模式下不支持此功能。

Bottom delay register (6)

Disable

Enable

 Disable 点击以使能by输入总线的底层延迟寄存器。

m18×18_plus36， m18x18_top_full和m27x27操作模式下不支持此功能。

Scanout output bus (7)

Disable

Enable

 Disable 点击以使能scanout output bus.
Input cascade for ay input (8)

Disable

Enable

 Disable

点击使能ay输入的输入级联模块。

使能输入级联模块时，Stratix 10 Native Fixed Point DSP IP核 使用scanin输入信号取代ay输入信号进行输入。

Input cascade for by input (9)

Disable

Enable

 Disable

点击使能用于by输入的输入级联模块。

使能输入级联模块时，Stratix 10 Native Fixed Point DSP IP核 使用scanin输入信号取代by输入信号进行输入。

Register clock (10)

None

Clock 0

Clock 1

Clock 2

Clock 0

要旁路任何寄存器，就将寄存器时钟切换成None。

将寄存器时钟切换到：
  • Clock 0，使用clk[0]信号作为时钟源
  • Clock 1，使用clk[1]信号作为时钟源
  • Clock 2，使用clk[2]信号作为时钟源
Top pre-adder (11)

Disable

Enable

 Disable

点击使能顶层预加器模块。

使用az输入总线作为操作数（operand）源之一。

要使用预加器功能，必须同时使能顶层和底层预加器模块。
Top Pre-adder operation (12)

+

-

+ 点击切换加法和减法之间的顶层预加器操作。
Top coefficient module (13)

Disable

Enable

 Disable

点击使能顶层内部系数模块。

要使用内部系数功能，就必须使能顶层和底层内部系数模块。
Bottom pre-adder (14)

Disable

Enable

 Disable

点击使能底层预加器模块。

使用bz输入总线作为操作数源之一。

要使用预加器功能，就必须使能顶层和底层预加器模块。
Bottom coefficient module (15)

Disable

Enable

 Disable

点击使能底层内部系数模块。

要使用内部系数功能，就必须使能顶层和底层内部系数模块。
Bottom Pre-adder operation (16)

+

-

+ 点击切换加法和减法之间的底层预加器操作。
Chainin input bus (17)

Disable

Enable

 Disable 点击使能Chainin输入总线。
Clock enable for clock 0 (18)

Disable

Enable

 Disable 点击创建用于clock 0的时钟使能信号。
Clock enable for clock 1 (19)

Disable

Enable

 Disable 点击创建用于clock 1的时钟使能信号。
Clock enable for clock 2 (20)

Disable

Enable

 Disable 点击创建用于clock 2的时钟使能信号。
Clear signal for input registers (21)

Disable

Enable

 Disable 点击创建用于所有输入寄存器的Clr[0]信号。

使用Type of clear signal参数选择输入寄存器异步清零或同步清零。

Clear signal for output and pipeline registers (22)

Disable

Enable

 Disable 点击创建用于所有输出和流水线寄存器的Clr[1]信号。

使用Type of clear signal参数选择输出和流水线寄存器的异步清零或同步清零。

Double accumulator module (23)

Disable

Enable

 Disable 点击使能双累加器功能。
Chainout output bus (24)

Disable

Enable

 Disable 点击使能Chainout输出总线。
表 24.  系数配置
参数 IP Generated Parameter 值 默认值 说明
Load Const Setting（加载常量设置）
What is the value for loadconst? load_const_value 0 - 63 0 指定预置常量值。

该值可以为2N，其中N为预置常量值。

Coefficient A Storage Configuration（系数A储存配置）
Coef_a_0 coef_a_0 Integer 0 指定ax输入总线的系数值。

18-bit操作模式下，最大输入值是218 - 1。27-bit操作模式下，最大值是227 - 1。

Coef_a_1 coef_a_1
Coef_a_2 coef_a_2
Coef_a_3 coef_a_3
Coef_a_4 coef_a_4
Coef_a_5 coef_a_5
Coef_a_6 coef_a_6
Coef_a_7 coef_a_7
Coefficient B Storage Configuration（系数B储存配置）
Coef_b_0 coef_a_0 Integer 0 指定ax输入总线的系数值。

操作数设置为unsigned和negate使能时，将系数值设置为大于67108864。

Coef_b_1 coef_a_1
Coef_b_2 coef_a_2
Coef_b_3 coef_a_3
Coef_b_4 coef_a_4
Coef_b_5 coef_a_5
Coef_b_6 coef_a_6
Coef_b_7 coef_a_7
二级标题