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1. Intel® Stratix® 10精度可调DSP模块概述
2. 模块体系结构概述
3. 操作模式说明
4. 设计考量
5. Intel® Stratix® 10精度可调DSP模块实现指南
6. Native Fixed Point DSP Intel® Stratix® 10 FPGA IP核参考
7. Multiply Adder IP核参考
8. ALTMULT_COMPLEX Intel® FPGA IP核参考
9. LPM_MULT Intel® FPGA IP核参考
10. Native Floating Point DSP Intel® Stratix® 10FPGA IP参考
11. LPM_DIVIDE (Divider) Intel FPGA IP核
12. Intel® Stratix® 10 精度可调DSP块用户指南文档存档
13. Intel® Stratix® 10精度可调DSP块文档修订历史
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7.2. 功能特性
Multiply Adder Intel® FPGA IP核具有如下功能:
- 生成一个乘法器以执行两个数字的乘法运算
注: 当所构建乘法器大于本地支持的大小时,可能/将会因 部分生产实现导致性能影响。
- 支持数据宽度1– 256位
- 支持有符号和无符号数据表示格式
- 支持可配置输入延迟流水线
- 提供一个在有符号和无符号数据支持之间动态切换的选项
- 提供一个在加和减操作之间动态切换的选项
- 支持可选的异步和同步清零以及时钟使能输入端口
- 支持脉动延迟寄存器模式
- 支持每乘法器8个预加载系数的预加器
- 支持预加载常量以补充累加器反馈