仅对英特尔可见 — GUID: kly1441346399950
Ixiasoft
1. Intel® Stratix® 10精度可调DSP模块概述
2. 模块体系结构概述
3. 操作模式说明
4. 设计考量
5. Intel® Stratix® 10精度可调DSP模块实现指南
6. Native Fixed Point DSP Intel® Stratix® 10 FPGA IP核参考
7. Multiply Adder IP核参考
8. ALTMULT_COMPLEX Intel® FPGA IP核参考
9. LPM_MULT Intel® FPGA IP核参考
10. Native Floating Point DSP Intel® Stratix® 10FPGA IP参考
11. LPM_DIVIDE (Divider) Intel FPGA IP核
12. Intel® Stratix® 10 精度可调DSP块用户指南文档存档
13. Intel® Stratix® 10精度可调DSP块文档修订历史
仅对英特尔可见 — GUID: kly1441346399950
Ixiasoft
7.3.1. 常规选项卡
参数 | 值 | 默认值 | 说明 |
---|---|---|---|
What is the number of multipliers? | 1 - 4 |
1 | 将要添加到一起的乘法器数量。值为1到4。 |
How wide should the A input buses be? | 1 - 256 | 16 | 指定dataa[]端口的宽度。 |
How wide should the B input buses be? | 1 - 256 | 16 | 指定datab[]端口的宽度。 |
How wide should the 'result' output bus be? | 1 - 256 | 32 | 指定result[]端口的宽度。 |
Create an associated clock enable for each clock | On Off |
Off | 选择该选项已创建每个时钟的时钟使能。 |