Intel® Stratix® 10精度可调DSP块用户指南

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ID 683832
日期 10/22/2019
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1. Intel® Stratix® 10精度可调DSP模块概述 2. 模块体系结构概述 3. 操作模式说明 4. 设计考量 5. Intel® Stratix® 10精度可调DSP模块实现指南 6. Native Fixed Point DSP Intel® Stratix® 10 FPGA IP核参考 7. Multiply Adder IP核参考 8. ALTMULT_COMPLEX Intel® FPGA IP核参考 9. LPM_MULT Intel® FPGA IP核参考 10. Native Floating Point DSP Intel® Stratix® 10FPGA IP参考 11. LPM_DIVIDE (Divider) Intel FPGA IP核 12. Intel® Stratix® 10 精度可调DSP块用户指南文档存档 13. Intel® Stratix® 10精度可调DSP块文档修订历史
1. Intel® Stratix® 10精度可调DSP模块概述 x
1.1. 功能 1.2. Intel® Stratix® 10器件中支持的操作模式 1.3. 资源
2. 模块体系结构概述 x
2.1. 定点和浮点运算的输入寄存器Bank 2.2. 定点和浮点运算的流水线寄存器 2.3. 定点运算的预加器 2.4. 定点运算的内部系数 2.5. 乘法器用于定点和浮点运算 2.6. 定点和浮点运算的加法器或减法器 2.7. 定点运算的累加器，Chainout加法器和预加载常量 2.8. 脉动寄存器用于定点运算 2.9. 倍加寄存器用于定点运算 2.10. 定点和浮点运算的输出寄存器Bank 2.11. 浮点运算的异常处理
3. 操作模式说明 x
3.1. 定点运算的操作模式 3.2. 定点运算的操作模式
3.1. 定点运算的操作模式 x
3.1.1. 独立乘法器模式 3.1.2. 乘法加法器求和模式 3.1.3. 独立复合乘法器 3.1.4. 36-Bit输入18 × 19乘法运算求和模式 3.1.5. 脉动FIR模式
3.1.1. 独立乘法器模式 x
3.1.1.1. 18 × 18或18 × 19独立乘法器 3.1.1.2. 27 × 27独立乘法器
3.1.5. 脉动FIR模式 x
3.1.5.1. 映射脉动模式用户视图到精度可调模块体系结构视图 3.1.5.2. 18-Bit脉动FIR模式 3.1.5.3. 27-Bit脉动FIR模式
3.2. 定点运算的操作模式 x
3.2.1. 单浮点运算功能 3.2.2. 多浮点运算功能
3.2.1. 单浮点运算功能 x
3.2.1.1. 乘法模式 3.2.1.2. 加法或减法模式 3.2.1.3. 乘法累加模式
3.2.2. 多浮点运算功能 x
3.2.2.1. 乘加或乘减模式 3.2.2.2. Vector One模式 3.2.2.3. Vector Two模式 3.2.2.4. 直接矢量点积（Direct Vector Dot Product） 3.2.2.5. 复数乘法
4. 设计考量 x
4.1. 定点运算的内部系数和预加器 4.2. 定点运算的累加器 4.3. Chainout加法器 4.4. 定点运算的输入级联
6. Native Fixed Point DSP Intel® Stratix® 10 FPGA IP核参考 x
6.1. Native Fixed Point DSP Intel® Stratix® 10 FPGA IP版本信息 6.2. 所支持的操作模式 6.3. 定点运算的最大输入数据宽度 6.4. 参数化Native Fixed Point DSP IP核 6.5. 信号
6.3. 定点运算的最大输入数据宽度 x
6.3.1. 18 x 18 Plus 36模式中使用少于36-Bit操作数实例
6.4. 参数化Native Fixed Point DSP IP核 x
6.4.1. Native Fixed Point DSP Intel® Stratix® 10 FPGA IP参数
7. Multiply Adder IP核参考 x
7.1. Multiply Adder Intel FPGA IP版本信息 7.2. 功能特性 7.3. 参数 7.4. 信号
7.2. 功能特性 x
7.2.1. 预加器 7.2.2. 脉动延迟寄存器 7.2.3. 预加载常量 7.2.4. 双重累加器
7.2.1. 预加器 x
7.2.1.1. 预加器简单模式 7.2.1.2. 预加器系数模式 7.2.1.3. 预加器输入模式 7.2.1.4. 预加器平方模式 7.2.1.5. 预加器常量模式
7.3. 参数 x
7.3.1. 常规选项卡 7.3.2. 特殊模式（Extra Modes） 7.3.3. 乘法器选项卡 7.3.4. 预加器选项卡 7.3.5. 累加器选项卡 7.3.6. 脉动/Chainout选项卡 7.3.7. 流水线选项卡
8. ALTMULT_COMPLEX Intel® FPGA IP核参考 x
8.1. ALTMULT_COMPLEX Intel FPGA IP版本信息 8.2. 功能特性 8.3. 复数乘法 8.4. 参数 8.5. 信号
9. LPM_MULT Intel® FPGA IP核参考 x
9.1. LPM_MULT Intel FPGA IP版本信息 9.2. 功能特性 9.3. 参数 9.4. 信号
9.3. 参数 x
9.3.1. 通用选项卡 9.3.2. 通用2选项卡 9.3.3. 流水线选项卡
10. Native Floating Point DSP Intel® Stratix® 10FPGA IP参考 x
10.1. Native Floating Point DSP Intel® Stratix® 10 FPGA IP版本信息 10.2. Native Floating Point DSP Intel® Stratix® 10 FPGA IP核支持的操作模式 10.3. 参数化Native Floating Point DSP Intel® Stratix® 10 FPGA IP 10.4. Native Floating Point DSP Intel® Stratix® 10 FPGA IP核信号
10.3. 参数化Native Floating Point DSP Intel® Stratix® 10 FPGA IP x
10.3.1. Native Floating Point DSP Intel® Stratix® 10 FPGA IP参数
11. LPM_DIVIDE (Divider) Intel FPGA IP核 x
11.1. LPM_DIVIDE Intel® FPGA IP版本信息 11.2. 功能特性 11.3. Verilog HDL Prototype（Verilog HDL原型开发） 11.4. VHDL组件声明 11.5. VHDL LIBRARY_USE Declaration（VHDL LIBRARY_USE声明） 11.6. 端口 11.7. 参数
11.7. 参数 x
11.7.1. General Tab（通用选项卡） 11.7.2. General1 Tab
1. Intel® Stratix® 10精度可调DSP模块概述
2. 模块体系结构概述
3. 操作模式说明
4. 设计考量
5. Intel® Stratix® 10精度可调DSP模块实现指南
6. Native Fixed Point DSP Intel® Stratix® 10 FPGA IP核参考
7. Multiply Adder IP核参考
8. ALTMULT_COMPLEX Intel® FPGA IP核参考
9. LPM_MULT Intel® FPGA IP核参考
10. Native Floating Point DSP Intel® Stratix® 10FPGA IP参考
11. LPM_DIVIDE (Divider) Intel FPGA IP核
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6.5. 信号

下图显示了Native Fixed Point DSP Intel® Stratix® 10 FPGA IP核的输入和输出信号。

图 31.  Native Fixed Point DSP Intel® Stratix® 10 FPGA IP核信号
表 25.  数据输入信号
信号名称 类型 宽度 说明
ax[26:0] Input 27 输入数据总线到顶层乘法器。

内部系数功能使能时，该信号不可用。
ay[26:0] Input 27 输入数据总线到顶层乘法器。

使能预加器时，被用作顶层预加器的输入信号。
az[25:0] Input 26

顶层预加器的输入信号。

这些信号仅在预加器被使能时才可用，且m18x18_plus36操作模式下不可用。

bx[17:0] Input 18 输入数据总线到底层乘法器。

m27×27操作模式下，以及当使能内部系数功能时，这些信号不可用。

by[18:0] Input 19 输入数据总线到底层乘法器。

使能预加法器时，被用作底层预加器输入信号。

m27×27操作模式下，这些信号不可用。

bz[17:0] Input 18

底层预加器的输入信号。

这些信号仅在预加器使能时才可用。

这些信号在m18x18_plus36 和m27×27操作模式下不可用。

表 26.  数据输出信号
信号名称 类型 宽度 说明
resulta[63:0] Output 64 来自顶层乘法器的输出数据总线。

仅m18×18_full模式下，这些信号支持多达37 bits。

resultb[36:0] Output 37 来自底层乘法器的输出数据总线。

这些信号仅在m18×18_full操作模式下可用。

表 27.  时钟，使能和清零信号
信号名称 类型 宽度 说明
clk[2:0] Input 3 全部寄存器的输入时钟。

仅当输入寄存器，流水线寄存器或输出寄存器中任何一个设置为Clock0或Clock1或Clock2时，这些时钟才可用。

  • clk[0] = Clock0
  • clk[1] = Clock1
  • clk[2] = Clock2
ena[2:0] Input 3 clk[2:0]的时钟使能。

这些信号为高电平有效。

  • ena[0]用于Clock0
  • ena[1]用于Clock1
  • ena[2]用于Clock2
clr[1:0] Input 2 这些信号可作为所有寄存器的异步或同步清零输入信号。可使用Type of CLEAR signal参数选择清零输入信号的类型。

这些信号为高电平有效。

将clr[0]用于所有输入寄存器，以及，将clr[1]用于所有流水线和输出寄存器。

默认情况下，该信号被置低。
表 28.  动态控制信号关于各操作模式下支持的动态控制信号的摘要，请参考表 2
信号名称 类型 宽度 说明
sub Input 1 控制加法器模块操作的动态输入信号。
  • 置低该信号从而将顶层乘法器输出和底层乘法器输出相加。
  • 置位该信号，将顶层乘法器输出从底部乘法器输出中减去。

默认情况下，该信号被置低。可在运行期间将该信号置位或置低。

该信号在m18x18_full，m18x18_full_top和m27x27操作模式下不可用。

negate Input 1 控制chainout加法器模块操作的动态输入信号。
  • 置低该信号，以将顶部和底部乘法器的和与chainin数据输入总线相加，并累加环回数据。
  • 置位该信号，以将顶层和底层乘法器的和从chainin数据输入总线和累加环回数据中减去。

默认情况下，该信号被置低。可在运行期间置位或置低该信号。

该信号在m18x18_full和m18x18_full_top操作模式下不可用。

accumulate Input 1 使能或禁用累加器功能的输入信号。
  • 置低该信号以生成当前结果，且不累加之前的结果。
  • 置位该信号以使能累加器功能。

默认情况下，该信号被置低。可在运行时置位或置低该信号。

该信号在m18x18_full和m18x18_full_top操作模式下不可用。

loadconst Input 1 使能或禁用载入常量功能的输入信号。
  • 置低该信号以禁用载入常量功能。
  • 置位该信号将一个预加载常量添加到结果执行一次有偏差的舍入（biased rounding）。

默认情况下，该信号被置低。可在运行期间置位或置低该信号。

该信号在m18x18_full和m18x18_full_top操作模式下不可用。

表 29.  内部系数端口关于各操作模式下支持的功能摘要，请参考表 1
信号名称 类型 宽度 说明
coefsela[2:0] Input 3 输入用户为顶层乘法器定义的8个系数值的选择信号。系数值储存在内部存储器中，并由参数coef_a_0到coef_a_7指定。
  • coefsela[2:0] = 000指的是coef_a_0
  • coefsela[2:0] = 001指的是coef_a_1
  • coelsela[2:0] = 010指的是coef_a_2以此类推。

这些信号仅在内部系数功能使能时可用。

m18x18_plus36操作模式下这些信号不可用。

coefselb[2:0] Input 3 输入用户为底层乘法器定义的8个系数值的选择信号。该系数值储存在内部存储器中，并由参数coef_b_0到coef_b_7指定。
  • coefselb[2:0] = 000指的是coef_b_0
  • coefselb[2:0] = 001指的是coef_b_1
  • coelselb[2:0] = 010指的是coef_b_2以此类推。

这些信号仅在内部系数功能被使能时才可用。

该信号在m18x18_full，m18x18_plus36和m27x27操作模式下不可用。

表 30.  输入级联信号
信号名称 类型 宽度 说明
scanin[26:0] Input 27 输入级联模块的输入数据总线。

将这些信号连接到来自前面DSP内核的scanout信号。

scanout[26:0] Output 27 输入级联模块的输出数据总线。

将这些信号连接到下一个DSP内核的scanin信号。

表 31.  输出级联信号
信号名称 类型 宽度 说明
chainin[63:0] Input 64 输出级联模块的输入数据总线。

将这些信号连接到来自前面DSP内核的chainout信号。

18 x 18脉动模式下，仅支持44-bit输出级联。
chainout[63:0] Output 64 输出级联模块的输出数据总线。

将这些信号连接到下一个DSP内核的chainin信号。

18 x 18脉动模式下，仅支持44-bit输出级联。
二级标题