Intel® Stratix® 10精度可调DSP块用户指南

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ID 683832
日期 10/22/2019
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1. Intel® Stratix® 10精度可调DSP模块概述 2. 模块体系结构概述 3. 操作模式说明 4. 设计考量 5. Intel® Stratix® 10精度可调DSP模块实现指南 6. Native Fixed Point DSP Intel® Stratix® 10 FPGA IP核参考 7. Multiply Adder IP核参考 8. ALTMULT_COMPLEX Intel® FPGA IP核参考 9. LPM_MULT Intel® FPGA IP核参考 10. Native Floating Point DSP Intel® Stratix® 10FPGA IP参考 11. LPM_DIVIDE (Divider) Intel FPGA IP核 12. Intel® Stratix® 10 精度可调DSP块用户指南文档存档 13. Intel® Stratix® 10精度可调DSP块文档修订历史
1. Intel® Stratix® 10精度可调DSP模块概述 x
1.1. 功能 1.2. Intel® Stratix® 10器件中支持的操作模式 1.3. 资源
2. 模块体系结构概述 x
2.1. 定点和浮点运算的输入寄存器Bank 2.2. 定点和浮点运算的流水线寄存器 2.3. 定点运算的预加器 2.4. 定点运算的内部系数 2.5. 乘法器用于定点和浮点运算 2.6. 定点和浮点运算的加法器或减法器 2.7. 定点运算的累加器，Chainout加法器和预加载常量 2.8. 脉动寄存器用于定点运算 2.9. 倍加寄存器用于定点运算 2.10. 定点和浮点运算的输出寄存器Bank 2.11. 浮点运算的异常处理
3. 操作模式说明 x
3.1. 定点运算的操作模式 3.2. 定点运算的操作模式
3.1. 定点运算的操作模式 x
3.1.1. 独立乘法器模式 3.1.2. 乘法加法器求和模式 3.1.3. 独立复合乘法器 3.1.4. 36-Bit输入18 × 19乘法运算求和模式 3.1.5. 脉动FIR模式
3.1.1. 独立乘法器模式 x
3.1.1.1. 18 × 18或18 × 19独立乘法器 3.1.1.2. 27 × 27独立乘法器
3.1.5. 脉动FIR模式 x
3.1.5.1. 映射脉动模式用户视图到精度可调模块体系结构视图 3.1.5.2. 18-Bit脉动FIR模式 3.1.5.3. 27-Bit脉动FIR模式
3.2. 定点运算的操作模式 x
3.2.1. 单浮点运算功能 3.2.2. 多浮点运算功能
3.2.1. 单浮点运算功能 x
3.2.1.1. 乘法模式 3.2.1.2. 加法或减法模式 3.2.1.3. 乘法累加模式
3.2.2. 多浮点运算功能 x
3.2.2.1. 乘加或乘减模式 3.2.2.2. Vector One模式 3.2.2.3. Vector Two模式 3.2.2.4. 直接矢量点积（Direct Vector Dot Product） 3.2.2.5. 复数乘法
4. 设计考量 x
4.1. 定点运算的内部系数和预加器 4.2. 定点运算的累加器 4.3. Chainout加法器 4.4. 定点运算的输入级联
6. Native Fixed Point DSP Intel® Stratix® 10 FPGA IP核参考 x
6.1. Native Fixed Point DSP Intel® Stratix® 10 FPGA IP版本信息 6.2. 所支持的操作模式 6.3. 定点运算的最大输入数据宽度 6.4. 参数化Native Fixed Point DSP IP核 6.5. 信号
6.3. 定点运算的最大输入数据宽度 x
6.3.1. 18 x 18 Plus 36模式中使用少于36-Bit操作数实例
6.4. 参数化Native Fixed Point DSP IP核 x
6.4.1. Native Fixed Point DSP Intel® Stratix® 10 FPGA IP参数
7. Multiply Adder IP核参考 x
7.1. Multiply Adder Intel FPGA IP版本信息 7.2. 功能特性 7.3. 参数 7.4. 信号
7.2. 功能特性 x
7.2.1. 预加器 7.2.2. 脉动延迟寄存器 7.2.3. 预加载常量 7.2.4. 双重累加器
7.2.1. 预加器 x
7.2.1.1. 预加器简单模式 7.2.1.2. 预加器系数模式 7.2.1.3. 预加器输入模式 7.2.1.4. 预加器平方模式 7.2.1.5. 预加器常量模式
7.3. 参数 x
7.3.1. 常规选项卡 7.3.2. 特殊模式（Extra Modes） 7.3.3. 乘法器选项卡 7.3.4. 预加器选项卡 7.3.5. 累加器选项卡 7.3.6. 脉动/Chainout选项卡 7.3.7. 流水线选项卡
8. ALTMULT_COMPLEX Intel® FPGA IP核参考 x
8.1. ALTMULT_COMPLEX Intel FPGA IP版本信息 8.2. 功能特性 8.3. 复数乘法 8.4. 参数 8.5. 信号
9. LPM_MULT Intel® FPGA IP核参考 x
9.1. LPM_MULT Intel FPGA IP版本信息 9.2. 功能特性 9.3. 参数 9.4. 信号
9.3. 参数 x
9.3.1. 通用选项卡 9.3.2. 通用2选项卡 9.3.3. 流水线选项卡
10. Native Floating Point DSP Intel® Stratix® 10FPGA IP参考 x
10.1. Native Floating Point DSP Intel® Stratix® 10 FPGA IP版本信息 10.2. Native Floating Point DSP Intel® Stratix® 10 FPGA IP核支持的操作模式 10.3. 参数化Native Floating Point DSP Intel® Stratix® 10 FPGA IP 10.4. Native Floating Point DSP Intel® Stratix® 10 FPGA IP核信号
10.3. 参数化Native Floating Point DSP Intel® Stratix® 10 FPGA IP x
10.3.1. Native Floating Point DSP Intel® Stratix® 10 FPGA IP参数
11. LPM_DIVIDE (Divider) Intel FPGA IP核 x
11.1. LPM_DIVIDE Intel® FPGA IP版本信息 11.2. 功能特性 11.3. Verilog HDL Prototype（Verilog HDL原型开发） 11.4. VHDL组件声明 11.5. VHDL LIBRARY_USE Declaration（VHDL LIBRARY_USE声明） 11.6. 端口 11.7. 参数
11.7. 参数 x
11.7.1. General Tab（通用选项卡） 11.7.2. General1 Tab
1. Intel® Stratix® 10精度可调DSP模块概述
2. 模块体系结构概述
3. 操作模式说明
4. 设计考量
5. Intel® Stratix® 10精度可调DSP模块实现指南
6. Native Fixed Point DSP Intel® Stratix® 10 FPGA IP核参考
7. Multiply Adder IP核参考
8. ALTMULT_COMPLEX Intel® FPGA IP核参考
9. LPM_MULT Intel® FPGA IP核参考
10. Native Floating Point DSP Intel® Stratix® 10FPGA IP参考
11. LPM_DIVIDE (Divider) Intel FPGA IP核
12. Intel® Stratix® 10 精度可调DSP块用户指南文档存档
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7.3.6. 脉动/Chainout选项卡

表 38.  脉动/Chainout加法器选项卡
参数 值 默认值 说明
Enable chainout adder

YES,

NO

NO 选择YES以使能chainout加法器模块。
What is the chainout adder operation type?

ADD,

SUB

ADD 指定chainout加法器操作。

对于减法操作，必须为乘法器选项卡中的What is the representation format for Multipliers A inputs?和What is the representation format for Multipliers B inputs?选择SIGNED。

Enable ‘negate’ input for chainout adder?

PORT_USED,

PORT_UNUSED

PORT_UNUSED 选择PORT_USED使能negate输入信号。

当chainout加法器禁用时，该参数无效。
Register ‘negate’ input?

UNREGISTERED,

CLOCK0,

CLOCK1,

CLOCK2,

CLOCK3

UNREGISTERED 使能negate输入信号的输入寄存器，并指定negate寄存器的输入时钟信号。

选择UNREGISTERED如果不需要negate输入寄存器

选择如下时，该参数无效：
  • 为Enable chainout adder选择NO或
  • 为Enable 'negate' input for chainout adder?参数选择PORT_UNUSED
What is the source for asynchronous clear input?

NONE

ACLR0

ACLR1

NONE 指定negate寄存器的异步清零源。
选择如下时，该参数无效：
  • 为Enable chainout adder选择NO或
  • 为Enable 'negate' input for chainout adder?参数选择PORT_UNUSED
What is the source for synchronous clear input?

NONE

SCLR0

SCLR1

NONE 指定negate寄存器的同步清零源。
选择如下时，该参数无效：
  • 为Enable chainout adder选择NO或
  • 为Enable 'negate' input for chainout adder?参数选择PORT_UNUSED
Systolic Delay（脉动延迟）
Enable systolic delay registers

On

Off

 Off 选择该选项以使能脉动模式。

为What is the number of multipliers?参数选择2，或4时，该参数有效。

必须使能Register output of the adder unit以使用脉动延迟寄存器。

What is the source for clock input?

CLOCK0,

CLOCK1,

CLOCK2,

CLOCK0 指定脉动延迟寄存器的输入时钟信号。

必须选择enable systolic delay registers以使能该选项。

What is the source for asynchronous clear input?

NONE

ACLR0

ACLR1

NONE 指定脉动延迟寄存器的异步清零源。

必须选择enable systolic delay registers以使能该选项。

What is the source for synchronous clear input?

NONE

SCLR0

SCLR1

NONE 指定脉动延迟寄存器的同步清零源。

必须选择enable systolic delay registers以使能该选项。

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