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1. Intel® Stratix® 10精度可调DSP模块概述
2. 模块体系结构概述
3. 操作模式说明
4. 设计考量
5. Intel® Stratix® 10精度可调DSP模块实现指南
6. Native Fixed Point DSP Intel® Stratix® 10 FPGA IP核参考
7. Multiply Adder IP核参考
8. ALTMULT_COMPLEX Intel® FPGA IP核参考
9. LPM_MULT Intel® FPGA IP核参考
10. Native Floating Point DSP Intel® Stratix® 10FPGA IP参考
11. LPM_DIVIDE (Divider) Intel FPGA IP核
12. Intel® Stratix® 10 精度可调DSP块用户指南文档存档
13. Intel® Stratix® 10精度可调DSP块文档修订历史
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7. Multiply Adder IP核参考
The Multiply Adder Intel® FPGA IP核支持实现乘加器(multiplier-adder)。9
下图显示了Multiply Adder Intel® FPGA IP IP核的端口。
图 32. Multiply Adder Intel® FPGA IP端口
乘加器接受成对输入,并将值相乘起来,然后与所有其他对的积相加或从其他所有对的积中减去。
DSP模块使用18 × 19-bit输入乘法器处理高达18-bit宽的数据,以及使用27 × 27-bit输入乘法器处理宽度在18到27-bit之间的数据。对于宽度大于27-bit的数据,DSP模块使用部分乘积算法处理该数据,以及使用27 × 27-bit输入乘法器处理宽度介于18至27位之间的数据。
下列信号的寄存器和额外流水线寄存器也放置在DSP模块内:
- 数据输入
- 有符号或无符号选择
- 加法或减法选择
- 乘法器乘积
输出结果的情况下,第一寄存器被放置于DSP模块中。然而额外延迟寄存器被放置在模块以外的逻辑单元中。外设到DSP模块,包括数据输入到乘法器,控制信号输入,和加法器输出,均使用普通布线与器件其余部分通信。功能中的所有连接都使用DSP模块内的专用布线。当选择将乘法器已寄存输入数据从一个乘法器移位到相邻乘法器时,该专用布线包括移位寄存器链。