仅对英特尔可见 — GUID: kly1461207802354
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10.4. Native Floating Point DSP Intel® Stratix® 10 FPGA IP核信号
下图显示了Native Floating Point DSP Intel® Stratix® 10 FPGA IP核的输入和输出信号。
信号名称 | 类型 | 宽度 | 默认 | 说明 |
---|---|---|---|---|
ax[31:0] | Input | 32 | Low | 输入数据总线到乘法器。
可用于:
|
ay[31:0] | Input | 32 | Low | 输入数据总线到乘法器。 可用于所有浮点操作模式。 |
az[31:0] | Input | 32 | Low | 输入数据总线到乘法器。
可用于:
|
chainin[31:0] | Input | 32 | Low | 将这些信号连接到前面浮点DSP IP核的chainout信号。 |
clk[2:0] | Input | 3 | Low | 输入时钟信号用于所有寄存器。 这些时钟信号仅用于被设置为Clock0或Clock1或Clock2的输入寄存器,流水线寄存器,或输出寄存器。 |
ena[2:0] | Input | 3 | High | clk[2:0]的时钟使能。 这些信号为有效高电平。
|
clr[1:0] | Input | 2 | Low | 这些信号为有效高电平。 clr[0]用于所有输入寄存器,而clr[1]用于所有流水线和输出寄存器。 |
accumulate | Input | 1 | Low | 使能或禁用累加器功能的输入信号。
可在运行期间置位或置低该信号。 乘法累加模式中可用。 |
chainout[31:0] | Output | 32 | — | 将这些信号连接到下个浮点DSP IP核的chainout信号。 |
result[31:0] | Output | 32 | — | IP核的输出数据总线。 |
mult_overflow | Output | 1 | 该信号表示乘法器结果是否大于可表示的最大值。 1:如果乘法器的值大于可表示的最大值,则该结果被转换为正无穷。 0:如果乘法器结果大于可表示的最小值。 加法器模式下不可用。 |
|
mult_underflow | Output | 1 | — | 此信号表明乘法器结果是否小于可表示的最小值。 1:如果乘法器结果小于可表示的最小值,则该结果表示为0。 0:如果乘法器结果大于可表示的最小值。 加法器模式下不可用。 |
mult_inexact | Output | 1 | — | 此信号表明乘法器结果是否是一个准确的表示。
1:如果乘法器结果为:
0:如果乘法器的值不符合以上任何条件。 加法器模式下不可用。 |
mult_invalid | Output | 1 | — | 此信号显示乘法器操作是否有问题并产生无效结果。 1:如果乘法器结果无效则被转换为qNaN。 0:如果乘法器结果为无效数字。 加法器模式下不可用。 |
adder_overflow | Output | 1 | — | 此信号表明是否加法器结果大于可表示的最大值。 1:如果加法器的值大于可表示的最大值,则该结果被转换为正无穷。 0:如果加法器结果未大于可表示的最大值。 乘法模式下不可用。 |
adder_underflow | Output | 1 | — | 此信号表明加法器结果是否小于可表达的最小值。 1:如果加法器结果小于可表示的最小值,则该结果直接表示为0。 0:如果加法器结果大于可表示的最小值。 乘法模式下不可用。 |
adder_inexact | Output | 1 | — | 此信号表明加法器结果是否是一个准确的表示。
1:如果加法器结果是:
0:如果加法器的值不符合以上任何条件。 乘法模式下不可用。 |
adder_invalid | Output | 1 | — | 此信号显示加法器操作是否有问题并产生无效结果。 1:如果加法器结果无效,则转换为qNaN。 0:如果加法器结果为无效数字。 乘法模式下不可用。 |