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1. Intel® Stratix® 10精度可调DSP模块概述
2. 模块体系结构概述
3. 操作模式说明
4. 设计考量
5. Intel® Stratix® 10精度可调DSP模块实现指南
6. Native Fixed Point DSP Intel® Stratix® 10 FPGA IP核参考
7. Multiply Adder IP核参考
8. ALTMULT_COMPLEX Intel® FPGA IP核参考
9. LPM_MULT Intel® FPGA IP核参考
10. Native Floating Point DSP Intel® Stratix® 10FPGA IP参考
11. LPM_DIVIDE (Divider) Intel FPGA IP核
12. Intel® Stratix® 10 精度可调DSP块用户指南文档存档
13. Intel® Stratix® 10精度可调DSP块文档修订历史
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4.4. 定点运算的输入级联
Intel® Stratix® 10精度可调DSP模块中的输入寄存器bank支持输入级联功能。该功能提供将DSP模块中的输入总线和另一个DSP模块级联的能力。
18 x 19模式下使能输入级联功能:
- 顶层乘法器Y输入驱动DSP模块中的底层乘法器Y输入
- 第一个DSP模块的底层乘法器Y输入驱动后续DSP模块的顶层乘法器Y输入
27 × 27模式下,第一个DSP模块的乘法器Y输入驱动后续DSP模块的乘法器Y输入。使能预加器后此功能不可用。
在定点运算18 x 19模式下使用输入级联和chainout功能时有两个延迟寄存器可用于平衡延迟要求。它们是顶层延迟寄存器和底层延迟寄存器。顶层延迟寄存器被使能时,ay输入寄存器也必须被使能。两个寄存器的时钟源必须相同。同样地,底层延迟寄存器被使能时,by输入寄存器也必须被使能。两个寄存器的时钟源必须相同。
仅18 x 18或18 x 19独立乘法器,乘法器加法求和模式以及18-bit脉动FIR模式中支持延迟寄存器。
图 27. 定点运算18 x 19模式中的输入级联
图 28. 定点运算27 x 27模式中的输入级联