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1. Intel® Stratix® 10精度可调DSP模块概述
2. 模块体系结构概述
3. 操作模式说明
4. 设计考量
5. Intel® Stratix® 10精度可调DSP模块实现指南
6. Native Fixed Point DSP Intel® Stratix® 10 FPGA IP核参考
7. Multiply Adder IP核参考
8. ALTMULT_COMPLEX Intel® FPGA IP核参考
9. LPM_MULT Intel® FPGA IP核参考
10. Native Floating Point DSP Intel® Stratix® 10FPGA IP参考
11. LPM_DIVIDE (Divider) Intel FPGA IP核
12. Intel® Stratix® 10 精度可调DSP块用户指南文档存档
13. Intel® Stratix® 10精度可调DSP块文档修订历史
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3.1.5. 脉动FIR模式
FIR滤波器的基本结构包括一系列乘法运算和其后的一个加法运算。
图 12. 基本FIR滤波器方程式
根据抽头数量和输入大小,链接大量加法器能够导致相当大的延迟。要解决该延迟性能问题,使用脉动形式(systolic form)与每个抽头中的额外延迟单元以增加延迟为代价来提高性能。
图 13. 脉动FIR滤波器等效电路
Intel® Stratix® 10精度可调DSP模块支持下列脉动FIR结构:
- 18-bit
- 27-bit
在脉动FIR模式中,乘法器的输入来自四组不同的数据源:
- 两个动态输入
- 一个动态输入和一个系数输入
- 一个系数输入和一个预加器输出
- 一个动态输入和一个预加器输出