Intel® Stratix® 10器件数据表

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ID 683181
日期 12/02/2019
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Intel® Stratix® 10器件数据表
Intel® Stratix® 10器件数据表 x
电气特性 开关特性 配置规范 I/O时序 可编程IOE延时 术语 Intel® Stratix® 10器件数据表的文档修订历史
电气特性 x
操作条件
操作条件 x
绝对最大额定值 所允许的最大过冲和下冲电压 建议的操作条件 DC特征 I/O标准规范
建议的操作条件 x
建议的操作条件 收发器电源操作条件 HPS电源操作条件
DC特征 x
供电电流和功耗 I/O管脚漏电流 总线保持规格 OCT校准精度规范 无校准阻值容差的OCT规范 管脚电容 内部弱上拉电阻
I/O标准规范 x
单端I/O标准规范 单端SSTL，HSTL和HSUL I/O参考电压规范 单端SSTL，HSTL和HSUL I/O标准信号规范 差分SSTL I/O标准规范 差分HSTL和HSUL I/O标准规范 差分I/O标准规范
开关特性 x
内核性能规范 外设性能规范 L-Tile收发器性能规范 H-Tile收发器性能规范 E-Tile收发器性能规范 P-Tile收发器性能规范 HPS性能规范
内核性能规范 x
时钟树规范 PLL规范 DSP模块规范 存储器模块规范 内部温度感应二级管规范 外部温度感应二级管规范 内部电压传感器规范
PLL规范 x
小数分频PLL规范(Fractional PLL Specifications) I/O PLL规范
外设性能规范 x
高速I/O规范 DPA锁定时间规范 LVDS Soft-CDR/DPA正弦抖动容限规范 硬核存储控制器支持的存储器标准 软核存储控制器所支持的存储器标准 HPS硬核存储控制器所支持的存储器标准 DLL范围规范 存储器输出时钟抖动规范 Intel® Stratix® 10 MX器件中HBM2接口的性能规范 HBM2接口性能 OCT校准模块规范
L-Tile收发器性能规范 x
Intel® Stratix® 10 GX/SX L-Tile器件的收发器性能 Intel® Stratix® 10 GX/SX L-Tile器件的收发器规范
H-Tile收发器性能规范 x
Intel® Stratix® 10 GX/SX/MX/TX H-Tile器件的收发器性能 Intel® Stratix® 10 GX/SX H-Tile器件的收发器规范
E-Tile收发器性能规范 x
Intel® Stratix® 10 E-Tile器件的收发器性能 收发器参考时钟规范 Intel® Stratix® 10 E-Tile器件的发送器规范 Intel® Stratix® 10 E-Tile器件的接收器规范
P-Tile收发器性能规范 x
Intel® Stratix® 10 DX P-Tile器件的收发器性能 收发器参考时钟规范 Intel® Stratix® 10 DX P-Tile器件的发送器规范 Intel® Stratix® 10 DX P-Tile器件的接收器规范
HPS性能规范 x
HPS时钟性能 HPS内部振荡器频率 HPS PLL规范 HPS SPI时序特征 HPS SD/MMC时序特征 HPS USB UPLI时序特征 HPS Ethernet Media Access Controller (EMAC)时序特征 HPS I2C时序特性 HPS NAND时序特征 HPS走线时序特征 HPS GPIO接口 HPS JTAG时序特征 HPS可编程I/O时序特征
HPS PLL规范 x
HPS PLL输入要求 HPS PLL性能
配置规范 x
通用配置时序规范 POR规范 外部配置时钟源要求 JTAG配置时序 AS配置时序 Avalon® -ST配置时序 1.3.7. SD/MMC配置时序 配置比特流大小 1.3.9. 最大配置时间评估
Intel® Stratix® 10器件数据表

Intel® Stratix® 10 DX P-Tile器件的发送器规范

表 74.  P-Tile发送器规范关于规范状态，请参见Data Sheet Status表。 PCIe* 链路所需的AC耦合电容器放置在 Intel® Stratix® 10器件外部的电路板上。 Intel® UPI链路是DC耦合的，不需要AC耦合电容器。
符号/说明 条件 Min Typ Max Unit
Supported I/O Standards — High Speed Differential I/O —
Differential on-chip termination resistors PCIe 80 — 120 Ω
Differential peak-to-peak voltage for full swing PCIe 2.5 GT/s 800 — 1100 mV
PCIe 5.0 GT/s 800 — 1100 mV
PCIe 8.0 GT/s 800 — 1100 mV
PCIe 16.0 GT/s 800 — 1100 mV
Differential peak-to-peak voltage for reduced swing PCIe 2.5 GT/s 400 — 1100 mV
PCIe 5.0 GT/s 400 — 1100 mV
PCIe 8.0 GT/s 400 — 1100 mV
PCIe 16.0 GT/s 400 — 1100 mV
Differential peak-to-peak voltage during EIEOS PCIe 8.0 GT/s and 16.0 GT/s 250 — — mV
Differential peak-to-peak voltage during EIEOS for reduce swing PCIe 8.0 GT/s and 16.0 GT/s 232 — — mV
Lane-to-lane output skew PCIe 2.5 GT/s — — 2.5 ns
PCIe 5.0 GT/s — — 2 ns
PCIe 8.0 GT/s — — 1.5 ns
PCIe 16.0 GT/s — — 1.25 ns
Intel® UPI 126 — — 5 UI
126 相对于其他数据通道的 Intel® UPI 20数据通道的延迟。
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