Intel® Stratix® 10器件数据表

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ID 683181
日期 12/02/2019
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Intel® Stratix® 10器件数据表
Intel® Stratix® 10器件数据表 x
电气特性 开关特性 配置规范 I/O时序 可编程IOE延时 术语 Intel® Stratix® 10器件数据表的文档修订历史
电气特性 x
操作条件
操作条件 x
绝对最大额定值 所允许的最大过冲和下冲电压 建议的操作条件 DC特征 I/O标准规范
建议的操作条件 x
建议的操作条件 收发器电源操作条件 HPS电源操作条件
DC特征 x
供电电流和功耗 I/O管脚漏电流 总线保持规格 OCT校准精度规范 无校准阻值容差的OCT规范 管脚电容 内部弱上拉电阻
I/O标准规范 x
单端I/O标准规范 单端SSTL，HSTL和HSUL I/O参考电压规范 单端SSTL，HSTL和HSUL I/O标准信号规范 差分SSTL I/O标准规范 差分HSTL和HSUL I/O标准规范 差分I/O标准规范
开关特性 x
内核性能规范 外设性能规范 L-Tile收发器性能规范 H-Tile收发器性能规范 E-Tile收发器性能规范 P-Tile收发器性能规范 HPS性能规范
内核性能规范 x
时钟树规范 PLL规范 DSP模块规范 存储器模块规范 内部温度感应二级管规范 外部温度感应二级管规范 内部电压传感器规范
PLL规范 x
小数分频PLL规范(Fractional PLL Specifications) I/O PLL规范
外设性能规范 x
高速I/O规范 DPA锁定时间规范 LVDS Soft-CDR/DPA正弦抖动容限规范 硬核存储控制器支持的存储器标准 软核存储控制器所支持的存储器标准 HPS硬核存储控制器所支持的存储器标准 DLL范围规范 存储器输出时钟抖动规范 Intel® Stratix® 10 MX器件中HBM2接口的性能规范 HBM2接口性能 OCT校准模块规范
L-Tile收发器性能规范 x
Intel® Stratix® 10 GX/SX L-Tile器件的收发器性能 Intel® Stratix® 10 GX/SX L-Tile器件的收发器规范
H-Tile收发器性能规范 x
Intel® Stratix® 10 GX/SX/MX/TX H-Tile器件的收发器性能 Intel® Stratix® 10 GX/SX H-Tile器件的收发器规范
E-Tile收发器性能规范 x
Intel® Stratix® 10 E-Tile器件的收发器性能 收发器参考时钟规范 Intel® Stratix® 10 E-Tile器件的发送器规范 Intel® Stratix® 10 E-Tile器件的接收器规范
P-Tile收发器性能规范 x
Intel® Stratix® 10 DX P-Tile器件的收发器性能 收发器参考时钟规范 Intel® Stratix® 10 DX P-Tile器件的发送器规范 Intel® Stratix® 10 DX P-Tile器件的接收器规范
HPS性能规范 x
HPS时钟性能 HPS内部振荡器频率 HPS PLL规范 HPS SPI时序特征 HPS SD/MMC时序特征 HPS USB UPLI时序特征 HPS Ethernet Media Access Controller (EMAC)时序特征 HPS I2C时序特性 HPS NAND时序特征 HPS走线时序特征 HPS GPIO接口 HPS JTAG时序特征 HPS可编程I/O时序特征
HPS PLL规范 x
HPS PLL输入要求 HPS PLL性能
配置规范 x
通用配置时序规范 POR规范 外部配置时钟源要求 JTAG配置时序 AS配置时序 Avalon® -ST配置时序 1.3.7. SD/MMC配置时序 配置比特流大小 1.3.9. 最大配置时间评估
Intel® Stratix® 10器件数据表

术语

表 106.  术语
术语 定义
差分I/O标准 接收器输入波形

发送器输出波形

fHSCLK I/O PLL输入时钟频率。
fHSDR 高速I/O模块—最大/最小LVDS数据传输速率(fHSDR = 1/TUI)，non-DPA。
fHSDRDPA 高速I/O模块—最大/最小LVDS数据传输速率(fHSDRDPA = 1/TUI)，DPA。
J 高速I/O模块—解串因子(并行数据总线的宽度)。
JTAG时序规范 JTAG时序规范：

RL 接收器差分输入分立电阻(在 Intel® Stratix® 10器件外部)。
采样窗口(SW) 时序图—数据必须是有效的并被正确采集所用时间。建立和保持时间决定了采样窗口中理想的选通位置，如下所示：

单端电压参考I/O标准 SSTL和HSTL I/O的 JEDEC* 标准定义了AC和DC输入信号值。AC值表明接收器必须满足其时序规范所处于的电压电平。DC值表明接收器的最终逻辑状态被明确定义时所处于的电压电平。接收器输入通过AC值后，该接收器变成新的逻辑状态。

只要输入超出DC阈值，新的逻辑状态就一直保持。这种方法旨在出现输入波形振铃时提供可预测的接收器时序。

单端电压参考I/O标准
tC 高速接收器/发送器输入和输出时钟周期。
TCCS (通道至通道偏移) 由同一PLL驱动的通道中最快与最慢的输出边沿之间的时序差异，包括tCO变化和时钟偏移。时钟包括在TCCS测量中(请参考该表中SW下的时序图表)。
tDUTY 高速I/O模块—高速发送器输出时钟的占空比。
tFALL 信号从高电平到低电平的跳变时间(80-20％)。
tINCCJ PLL时钟输入上的周期到周期抖动容限。
tOUTPJ_IO PLL驱动的GPIO上的周期抖动。
tOUTPJ_DC PLL驱动的专用时钟输出上的周期抖动。
tRISE 信号从低电平到高电平的跳变时间(80-20％)。
时间单元间隔(TUI) 偏移、传播延迟和数据时采样窗口所需的时序预算。(TUI = 1/(接收器输入时钟倍频因子) = tC/w)。
VCM(DC) DC共模输入电压。
VICM 输入共模电压—接收器上差分信号的共模。
VICM(DC) VCM(DC) DC共模输入电压。
VID 输入差分电压摆幅—接收器上一个差分传输的正导体与补导体之间的电压差。
VDIF(AC) Ac差分输入电压—切换所需要的最小AC输入差分电压。
VDIF(DC) DC差分输入电压—切换所需要的最小DC输入差分电压。
VIH 电压输入高—应用到输入上的最小正电压，器件接收此输入作为逻辑高。
VIH(AC) 高电平AC输入电压。
VIH(DC) 高电平DC输入电压。
VIL 电压输入低—应用到输入上的最大正电压，器件接收此输入作为逻辑低。
VIL(AC) 低电平AC输入电压。
VIL(DC) 低电平DC输入电压。
VOCM 输出共模电压—发送器上差分信号的共模。
VOD 输出差分电压摆幅—发送器上一个差分传输的正导体与补导体之间的电压差。
VSWING 差分输入电压。
VOX 输出差分交叉点电压。
VIX(AC) 差分信号的交点

W 高速I/O模块—时钟增强因子。
二级标题