Intel® Stratix® 10器件数据表

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ID 683181
日期 12/02/2019
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Intel® Stratix® 10器件数据表
Intel® Stratix® 10器件数据表 x
电气特性 开关特性 配置规范 I/O时序 可编程IOE延时 术语 Intel® Stratix® 10器件数据表的文档修订历史
电气特性 x
操作条件
操作条件 x
绝对最大额定值 所允许的最大过冲和下冲电压 建议的操作条件 DC特征 I/O标准规范
建议的操作条件 x
建议的操作条件 收发器电源操作条件 HPS电源操作条件
DC特征 x
供电电流和功耗 I/O管脚漏电流 总线保持规格 OCT校准精度规范 无校准阻值容差的OCT规范 管脚电容 内部弱上拉电阻
I/O标准规范 x
单端I/O标准规范 单端SSTL，HSTL和HSUL I/O参考电压规范 单端SSTL，HSTL和HSUL I/O标准信号规范 差分SSTL I/O标准规范 差分HSTL和HSUL I/O标准规范 差分I/O标准规范
开关特性 x
内核性能规范 外设性能规范 L-Tile收发器性能规范 H-Tile收发器性能规范 E-Tile收发器性能规范 P-Tile收发器性能规范 HPS性能规范
内核性能规范 x
时钟树规范 PLL规范 DSP模块规范 存储器模块规范 内部温度感应二级管规范 外部温度感应二级管规范 内部电压传感器规范
PLL规范 x
小数分频PLL规范(Fractional PLL Specifications) I/O PLL规范
外设性能规范 x
高速I/O规范 DPA锁定时间规范 LVDS Soft-CDR/DPA正弦抖动容限规范 硬核存储控制器支持的存储器标准 软核存储控制器所支持的存储器标准 HPS硬核存储控制器所支持的存储器标准 DLL范围规范 存储器输出时钟抖动规范 Intel® Stratix® 10 MX器件中HBM2接口的性能规范 HBM2接口性能 OCT校准模块规范
L-Tile收发器性能规范 x
Intel® Stratix® 10 GX/SX L-Tile器件的收发器性能 Intel® Stratix® 10 GX/SX L-Tile器件的收发器规范
H-Tile收发器性能规范 x
Intel® Stratix® 10 GX/SX/MX/TX H-Tile器件的收发器性能 Intel® Stratix® 10 GX/SX H-Tile器件的收发器规范
E-Tile收发器性能规范 x
Intel® Stratix® 10 E-Tile器件的收发器性能 收发器参考时钟规范 Intel® Stratix® 10 E-Tile器件的发送器规范 Intel® Stratix® 10 E-Tile器件的接收器规范
P-Tile收发器性能规范 x
Intel® Stratix® 10 DX P-Tile器件的收发器性能 收发器参考时钟规范 Intel® Stratix® 10 DX P-Tile器件的发送器规范 Intel® Stratix® 10 DX P-Tile器件的接收器规范
HPS性能规范 x
HPS时钟性能 HPS内部振荡器频率 HPS PLL规范 HPS SPI时序特征 HPS SD/MMC时序特征 HPS USB UPLI时序特征 HPS Ethernet Media Access Controller (EMAC)时序特征 HPS I2C时序特性 HPS NAND时序特征 HPS走线时序特征 HPS GPIO接口 HPS JTAG时序特征 HPS可编程I/O时序特征
HPS PLL规范 x
HPS PLL输入要求 HPS PLL性能
配置规范 x
通用配置时序规范 POR规范 外部配置时钟源要求 JTAG配置时序 AS配置时序 Avalon® -ST配置时序 1.3.7. SD/MMC配置时序 配置比特流大小 1.3.9. 最大配置时间评估
Intel® Stratix® 10器件数据表

绝对最大额定值

这一部分定义了 Intel® Stratix® 10器件的最大操作条件。这些值根据与器件一起进行的试验以及故障和损坏机制的理论建模而定。该器件的功能操作并不表示是这些条件。

警告：
下表所列范围以外的条件可能会导致器件永久性损坏。此外，若器件长时间在绝对最大定额值运行，则可能会对器件产生不良影响。
表 3.   Intel® Stratix® 10器件的绝对最大额定值
符号 说明 条件 最小值 最大值 单位
VCC 核心电压电源 — –0.50 1.26 V
VCCP 外设电路和收发器架构接口电源 — –0.50 1.26 V
VCCERAM 嵌入式存储器和数字收发器电源 — –0.50 1.24 V
VCCPT 可编程调节器和I/O预驱动器的电源 — –0.50 2.46 V
VCCBAT 设计安全易失性密钥寄存器的电池后备电源。 — –0.50 2.46 V
VCCIO_SDM 配置管脚电源 — –0.50 2.19 V
VCCIO I/O缓冲器电源 3 V I/O –0.50 4.10 V
LVDS I/O 1 –0.50 2.19 V
VCCA_PLL 锁相环(PLL)模拟电源 — –0.50 2.46 V
VCCPLLDIG_SDM Secure Device Manager (SDM)模块PLL数字电源 — –0.50 1.21 V
VCCPLL_SDM SDM模块PLL模拟电源 — –0.50 2.19 V
VCCFUSEWR_SDM 保险丝模块写电源 — –0.50 3.19 V
VCCADC ADC电压传感器电源 — –0.50 2.19 V
VCCIO_UIB 内核与嵌入式HBM2存储器之间的通用接口总线的电源 — –0.30 1.50 V
VCCM_WORD 嵌入式HBM2存储器的电源 — –0.30 3.00 V
VCCT_GXB 发送器模拟电源 — –0.50 1.47 V
VCCR_GXB 接收器模拟电源 — –0.50 1.47 V
VCCH_GXB 发送器输出缓冲器电源 — –0.50 2.46 V
VCCRT_GXE E-tile收发器电源 — –0.50 1.21 V
VCCRTPLL_GXE E-tile收发器PLL电源 — –0.50 1.21 V
VCCH_GXE E-tile收发器模拟电源 — –0.50 1.47 V
VCCCLK_GXE E-tile收发器LVPECL REFCLK电源 — –0.50 3.41 V
VCCRT_GXP P-tile收发器电源 — –0.50 1.21 V
VCCFUSE_GXP P-tile收发器eFuse电源 — –0.50 1.21 V
VCCH_GXP P-tile收发器模拟电源 — –0.50 2.46 V
VCCCLK_GXP P-tile收发器I/O缓冲器电源 — –0.50 2.46 V
VCCL_HPS HPS内核电压和外围电路电源 — –0.50 1.30 V
VCCIO_HPS HPS I/O缓冲器电源 LVDS I/O 1 –0.50 2.19 V
VCCPLL_HPS HPS PLL电源 — –0.50 2.46 V
VI DC输入电压 3 V I/O –0.30 VCCIO + 0.65 V
LVDS I/O –0.30 VCCIO + 0.3 V
IOUT 每个管脚的DC输出电流 — –15 2 3 4 5 6 15 mA
TJ Intel® Stratix® 10 MX器件的绝对结温 — –55 120 °C
所有其他 Intel® Stratix® 10器件的绝对结温 — –55 125 °C
TSTG Intel® Stratix® 10 MX器件的存储温度(无偏差) — –55 120 °C
所有其他 Intel® Stratix® 10器件的存储温度(无偏差) — –55 150 °C
相关信息
1 LVDS I/O值适用于所有专用和和双功能配置的I/O。
2 当器件没有打开或者在上电/断电期间，支持通过任何LVDS I/O bank管脚的最大电流为10 mA。
3 每个LVDS I/O bank的总电流不可超过100 mA。
4 电压电平不可超过1.89 V。
5 适用于由LVDS I/O bank (包括单端和差分I/O)所支持的所有I/O标准和设置。
6 适用于LVDS I/O bank。3 V I/O bank不包括在这一规范内，并且必须按照电源排序要求来实现。更多详细信息，请参阅AN 692： Intel® Cyclone® 10 GX、 Intel® Arria® 10和 Intel® Stratix® 10器件的电源排序考量和 Intel® Stratix® 10器件的电源管理用户指南。
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