Intel® Stratix® 10器件数据表

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ID 683181
日期 12/02/2019
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Intel® Stratix® 10器件数据表
Intel® Stratix® 10器件数据表 x
电气特性 开关特性 配置规范 I/O时序 可编程IOE延时 术语 Intel® Stratix® 10器件数据表的文档修订历史
电气特性 x
操作条件
操作条件 x
绝对最大额定值 所允许的最大过冲和下冲电压 建议的操作条件 DC特征 I/O标准规范
建议的操作条件 x
建议的操作条件 收发器电源操作条件 HPS电源操作条件
DC特征 x
供电电流和功耗 I/O管脚漏电流 总线保持规格 OCT校准精度规范 无校准阻值容差的OCT规范 管脚电容 内部弱上拉电阻
I/O标准规范 x
单端I/O标准规范 单端SSTL，HSTL和HSUL I/O参考电压规范 单端SSTL，HSTL和HSUL I/O标准信号规范 差分SSTL I/O标准规范 差分HSTL和HSUL I/O标准规范 差分I/O标准规范
开关特性 x
内核性能规范 外设性能规范 L-Tile收发器性能规范 H-Tile收发器性能规范 E-Tile收发器性能规范 P-Tile收发器性能规范 HPS性能规范
内核性能规范 x
时钟树规范 PLL规范 DSP模块规范 存储器模块规范 内部温度感应二级管规范 外部温度感应二级管规范 内部电压传感器规范
PLL规范 x
小数分频PLL规范(Fractional PLL Specifications) I/O PLL规范
外设性能规范 x
高速I/O规范 DPA锁定时间规范 LVDS Soft-CDR/DPA正弦抖动容限规范 硬核存储控制器支持的存储器标准 软核存储控制器所支持的存储器标准 HPS硬核存储控制器所支持的存储器标准 DLL范围规范 存储器输出时钟抖动规范 Intel® Stratix® 10 MX器件中HBM2接口的性能规范 HBM2接口性能 OCT校准模块规范
L-Tile收发器性能规范 x
Intel® Stratix® 10 GX/SX L-Tile器件的收发器性能 Intel® Stratix® 10 GX/SX L-Tile器件的收发器规范
H-Tile收发器性能规范 x
Intel® Stratix® 10 GX/SX/MX/TX H-Tile器件的收发器性能 Intel® Stratix® 10 GX/SX H-Tile器件的收发器规范
E-Tile收发器性能规范 x
Intel® Stratix® 10 E-Tile器件的收发器性能 收发器参考时钟规范 Intel® Stratix® 10 E-Tile器件的发送器规范 Intel® Stratix® 10 E-Tile器件的接收器规范
P-Tile收发器性能规范 x
Intel® Stratix® 10 DX P-Tile器件的收发器性能 收发器参考时钟规范 Intel® Stratix® 10 DX P-Tile器件的发送器规范 Intel® Stratix® 10 DX P-Tile器件的接收器规范
HPS性能规范 x
HPS时钟性能 HPS内部振荡器频率 HPS PLL规范 HPS SPI时序特征 HPS SD/MMC时序特征 HPS USB UPLI时序特征 HPS Ethernet Media Access Controller (EMAC)时序特征 HPS I2C时序特性 HPS NAND时序特征 HPS走线时序特征 HPS GPIO接口 HPS JTAG时序特征 HPS可编程I/O时序特征
HPS PLL规范 x
HPS PLL输入要求 HPS PLL性能
配置规范 x
通用配置时序规范 POR规范 外部配置时钟源要求 JTAG配置时序 AS配置时序 Avalon® -ST配置时序 1.3.7. SD/MMC配置时序 配置比特流大小 1.3.9. 最大配置时间评估
Intel® Stratix® 10器件数据表

Intel® Stratix® 10 GX/SX H-Tile器件的收发器规范

表 58.  H-Tile参考时钟规范
符号/说明 条件 Min Typ Max 单位
支持的I/O标准 专用参考时钟管脚 CML, Differential LVPECL, LVDS, and HCSL
RX参考时钟管脚 CML, Differential LVPECL, and LVDS

输入参考时钟频率(CMU PLL)

   50 — 800 MHz

输入参考时钟频率 (ATX PLL)

   100 — 800 MHz

输入参考时钟频率(fPLL PLL)

   25 96/50 — 800 MHz
上升时间 20% to 80% — — 350 ps
下降时间 80% to 20% — — 350 ps
占空比 — 45 — 55 %
扩频调制时钟频率 PCIe 30 — 33 kHz
扩频下展(spread-spectrum downspread) PCIe — 0 to –0.5 — %
片上匹配电阻 — — 100 — Ω
绝对VMAX 专用参考时钟管脚 — — 1.6 V
RX参考时钟管脚 — — 1.2 V
绝对VMIN — –0.4 — — V
峰-峰差分输入电压 — 200 — 1600 mV
VICM (AC coupled) VCCR_GXB =1.03 V — 0 — V
VCCR_GXB = 1.12 V — 0 — V
VICM (DC coupled) PCIe参考时钟的HCSL I/O标准 250 — 550 mV
发送器REFCLK相位噪声(800 MHz) 97 98 100 Hz — — –70 dBc/Hz
1 kHz — — –90 dBc/Hz
10 kHz — — –100 dBc/Hz
100 kHz — — –110 dBc/Hz
≥ 1 MHz — — –120 dBc/Hz
RREF — — 2.0 k ±1% — Ω
TSSC-MAX-PERIOD-SLEW Max SSC df/dt     0.75  
注： 使用PCI Express时，必须满足PCI Express Base Specification Revision 3.0的4.3.7 Refclk Specifications for 2.5 GT/s and 5.0 GT/s和4.3.8 Refclk Specification for 8.0 GT/s部分中指定的参考时钟相位抖动要求。
表 59.  H-Tile收发器时钟网络最大数据速率规范
时钟网络 最大性能 99 通道跨度(Channel Span) 单位
ATX fPLL CMU
x1 17.4 12.5 10.3125 6个通道 Gbps
x6 17.4 12.5 N/A 6个通道 Gbps
x24 17.4 103 12.5 N/A

2 banks up and 1 bank down (总共24个通道)

或

2 banks down and 1 bank up (总共24个通道)

 Gbps
GXT clock lines 28.3 N/A N/A 4个GXT通道位于同一个收发器bank中，2个来自上面的bank，2个来自下面的bank。 100 Gbps
表 60.  H-Tile接收器规范
符号/说明 条件 全部的收发器速度等级 单位
Min Typ Max
支持的I/O标准 — High Speed Differential I/O, CML, Differential LVPECL, and LVDS
接收器管脚的绝对VMAX 101 — — — 1.2 V
接收器管脚的绝对VMIN 102 — -0.4 — — V
器件配置之前的最大峰峰差分输入电压VID(差分峰间值) — — — 2.0 V
器件配置之后的最大峰峰差分输入电压VID(差分峰间值) VCCR_GXB = 1.03 V, 1.12 V 103，104 — — 2.0 V
差分片上匹配电阻 85-Ω setting — 85 ± 20% — Ω
100-Ω setting — 100 ± 20% — Ω
VICM (AC耦合) VCCR_GXB = 1.03 V 104 — 700 — mV
VCCR_GXB = 1.12 V 104 — 750 — mV
tLTR 105 — — — 1 ms
tLTDtLTD是在rx_is_lockedtodata信号变高后，接收器CDR开始恢复有效数据所要求的时间。 — 4 — — µs
tLTD_manual 106 — 4 — — µs
tLTR_LTD_manual 107 — 15 — — µs
Run Length — — — 200 UI
CDR ppm tolerance PCIe-only -300 — 300 ppm
所有其他协议 -1000 — 1000 ppm
表 61.  H-Tile发送器规范此表中的数据是初步的(preliminary)。
符号/说明 条件 收发器速度等级3 单位
Min Typ Max
支持的I/O标准 — 高速差分I/O 108 —
差分片上匹配电阻 85-Ω setting — 85 ± 20% — Ω
100-Ω setting — 100 ± 20% — Ω
VOCM (AC coupled) VCCT_GXB = 1.03 V 109 — 515 — mV
VOCM (AC coupled) VCCT_GXB = 1.12 V 109 — 560 — mV
VOCM (DC coupled) 110 VCCT_GXB = 1.03 V 109 — 515 — mV
VOCM (DC coupled) 110 VCCT_GXB = 1.12 V 109 — 560 — mV
上升时间 111 20% to 80% 20 — 130 ps
下降时间 111 80% to 20% 20 — 130 ps
内部差分对偏移 TX VCM = 0.5 V，15 ps的摆率 — — 15 112 ps
表 62.  H-Tile典型的发送器VOD设置
符号 VOD Setting 113 VOD/VCCT_GXB Ratio
VOD differential value = VOD/VCCT_GXB ratio x VCCT_GXB 31 1.00
30 0.97
29 0.93
28 0.90
27 0.87
26 0.83
25 0.80
24 0.77
23 0.73
22 0.70
21 0.67
20 0.63
19 0.60
18 0.57
17 0.53
16 0.50
15 0.47
14 0.43
13 0.40
12 0.37
表 63.  H-Tile发送器通道到通道偏移规范
模式 通道跨度(Channel Span) 最大偏移 单位
x6 Clock 一个bank多达6个通道 61 ps
x24 Clock 一个bank多达24个通道 500 114 ps
表 64.   Intel® Stratix® 10 GX/SX H-Tile器件的收发器时钟规范
时钟 值 单位
reconfig_clk ≤ 150 MHz
fixed_clk，用于RX检测电路 250 ± 20% MHz

关于OSC_CLK_1规范，请参考External Configuration Clock Source Requirements部分。

相关信息
96 25 MHz仅在选择HDMI用于fPLL协议模式时可用。
97 使用下面公式计算800 MHz以外的REFCLK相位噪声要求REFCLK phase noise at f (MHz) = REFCLK phase noise at 800 MHz + 20*log(f/800)。
98 相位噪声(PN)掩模(phase noise (PN) mask)会覆盖 REFCLK噪声。
99 最大数据速率取决于速度等级。
100 如果bank中的上部ATX PLL用作主GXT PLL，那么通道跨度(channel span)包括来自上面bank的两个GXT通道。如果bank中的较低ATX PLL用作主GXT PLL，那么通道跨度(channel span)包括来自下面bank的两个GXT通道。
101 该器件在此绝对最大值上不能耐受长时间的运行。
102 在配置FPGA之前，无源上拉电阻(passive pull up resistance)防止AC耦合接收器管脚上的0-V共模电压。
103 运行在16 Gbps以上的绑定通道需要管脚上1.12 V ± 20 mV。对于那些位于与要求1.12 V ± 20 mV通道相同的H-Tile中的通道， VCCR_GXB = 1.12 V ± 20 mV。
104 对于GXT通道，VCCR_GXB必须为1.12 V。对于GX通道，VCCR_GXB必须为1.03 V。当同时使用GX和GXT通道时，同一H-Tile上的收发器的CCR_GXB必须为1.12 V。
105 tLTR是在recieve CDR复位后，或者CDR校准完成后，receive CDR锁定到输入参考时钟频率所要求的时间。
106 tLTD_manual是CDR在手动模式下工作时，rx_is_lockedtodata信号变高后，接收器CDR开始恢复有效数据所要求的时间。
107 tLTR_LTD_manual是CDR在手动模式下工作时，rx_is_lockedtoref信号变高后，CDR必须保持在锁定到参考(LTR)模式所要求的时间。
108 高速差分I/O是 Intel® Stratix® 10收发器中发送器的专用I/O标准。
109 对于GXT通道，VCCT_GXB必须为1.12 V。对于GX通道，VCCT_GXB必须为1.03 V。当在同一H-Tile中同时使用GX和GXT通道时，VCCT_GXB必须为1.12 V。
110 DC耦合规范是待决芯片表征。
111 Intel® Quartus® Prime软件根据配置的数据速率或功能模式自动选择相应的摆率。
112 本规范适用于Hyper Memory Cube。
113 Intel建议使用一个31到17的VOD。
114 并不是所有配置都支持500 ps，这要取决于Master CGB布局。
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