Intel® Stratix® 10器件数据表

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ID 683181
日期 12/02/2019
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Intel® Stratix® 10器件数据表
Intel® Stratix® 10器件数据表 x
电气特性 开关特性 配置规范 I/O时序 可编程IOE延时 术语 Intel® Stratix® 10器件数据表的文档修订历史
电气特性 x
操作条件
操作条件 x
绝对最大额定值 所允许的最大过冲和下冲电压 建议的操作条件 DC特征 I/O标准规范
建议的操作条件 x
建议的操作条件 收发器电源操作条件 HPS电源操作条件
DC特征 x
供电电流和功耗 I/O管脚漏电流 总线保持规格 OCT校准精度规范 无校准阻值容差的OCT规范 管脚电容 内部弱上拉电阻
I/O标准规范 x
单端I/O标准规范 单端SSTL，HSTL和HSUL I/O参考电压规范 单端SSTL，HSTL和HSUL I/O标准信号规范 差分SSTL I/O标准规范 差分HSTL和HSUL I/O标准规范 差分I/O标准规范
开关特性 x
内核性能规范 外设性能规范 L-Tile收发器性能规范 H-Tile收发器性能规范 E-Tile收发器性能规范 P-Tile收发器性能规范 HPS性能规范
内核性能规范 x
时钟树规范 PLL规范 DSP模块规范 存储器模块规范 内部温度感应二级管规范 外部温度感应二级管规范 内部电压传感器规范
PLL规范 x
小数分频PLL规范(Fractional PLL Specifications) I/O PLL规范
外设性能规范 x
高速I/O规范 DPA锁定时间规范 LVDS Soft-CDR/DPA正弦抖动容限规范 硬核存储控制器支持的存储器标准 软核存储控制器所支持的存储器标准 HPS硬核存储控制器所支持的存储器标准 DLL范围规范 存储器输出时钟抖动规范 Intel® Stratix® 10 MX器件中HBM2接口的性能规范 HBM2接口性能 OCT校准模块规范
L-Tile收发器性能规范 x
Intel® Stratix® 10 GX/SX L-Tile器件的收发器性能 Intel® Stratix® 10 GX/SX L-Tile器件的收发器规范
H-Tile收发器性能规范 x
Intel® Stratix® 10 GX/SX/MX/TX H-Tile器件的收发器性能 Intel® Stratix® 10 GX/SX H-Tile器件的收发器规范
E-Tile收发器性能规范 x
Intel® Stratix® 10 E-Tile器件的收发器性能 收发器参考时钟规范 Intel® Stratix® 10 E-Tile器件的发送器规范 Intel® Stratix® 10 E-Tile器件的接收器规范
P-Tile收发器性能规范 x
Intel® Stratix® 10 DX P-Tile器件的收发器性能 收发器参考时钟规范 Intel® Stratix® 10 DX P-Tile器件的发送器规范 Intel® Stratix® 10 DX P-Tile器件的接收器规范
HPS性能规范 x
HPS时钟性能 HPS内部振荡器频率 HPS PLL规范 HPS SPI时序特征 HPS SD/MMC时序特征 HPS USB UPLI时序特征 HPS Ethernet Media Access Controller (EMAC)时序特征 HPS I2C时序特性 HPS NAND时序特征 HPS走线时序特征 HPS GPIO接口 HPS JTAG时序特征 HPS可编程I/O时序特征
HPS PLL规范 x
HPS PLL输入要求 HPS PLL性能
配置规范 x
通用配置时序规范 POR规范 外部配置时钟源要求 JTAG配置时序 AS配置时序 Avalon® -ST配置时序 1.3.7. SD/MMC配置时序 配置比特流大小 1.3.9. 最大配置时间评估
Intel® Stratix® 10器件数据表

Intel® Stratix® 10 GX/SX L-Tile器件的收发器性能

表 43.   Intel® Stratix® 10 GX/SX L-Tile发送器和接收器数据速率性能
符号/说明 收发器速度等级
-1 -2 -3
芯片到芯片(chip-to-Chip) N/A 26.6 Gbps

8个通道每tile 73

17.4 Gbps
背板(backplane) N/A 12.5 Gbps 12.5 Gbps
注： 在 Intel® Stratix® 10 L-Tile器件中使用bonded和non-bonded收发器通道时请参考收发器电源操作条件来了解VCCR_GXB和VCCT_GXB规范。
表 44.  L-Tile ATX PLL性能
符号/说明 条件 收发器速度等级2 收发器速度等级3 单位
支持的输出频率 最大频率 13.3 8.7 GHz
最小频率 500 MHz
tLOCK 74 最大频率 1 ms
tARESET Required Reset Time 75 76 — 25 Avalon Clock Cycles
注： 17.4 Gbps的SerialLite III协议的TX抖动规范低至：TJ = 0.32 UI, RJ = 0.15 UI, DJ = 0.18 UI, and DCD = 0.05 UI。
表 45.  L-Tile fPLL性能
符号/说明 条件 模式 所有的收发器速度等级 单位
Supported Output Frequency (VCO frequency based) Maximum datarate Transceiver - HDMI 12.5 Gbps
Transceiver - General 12.5
Transceiver - OTN, SDI Cascade 14.025
Minimum datarate Transceiver - HDMI 4.6 Gbps
Transceiver - General 6
Transceiver - OTN, SDI Cascade 7
tLOCK 74 Maximum Frequency   1 ms
tARESET Required Reset Time 75 76 —   25 Avalon Clock Cycles
表 46.  L-Tile CMU PLL性能
符号/说明 条件 所有的收发器速度等级 单位
Supported Output Frequency (VCO frequency based) 最大频率 5.15625 GHz
最小频率 2.3 GHz
tLOCK 74 最大频率 1 ms
tARESET Required Reset Time 75 76 — 25 Avalon Clock Cycles
相关信息
73 关于通道选择要求的详细信息，请参考AN-778: Intel® Stratix® 10 Transceiver Usage。
74 此规范应用于ATX PLL，fPLL或CMU PLL已完成校准后。
75 您必须使用Avalon-MM接口将PLL保持指定周期(通过写入ATX PLL，fPLL或CMU PLL pll_powerdown寄存器)的复位状态。
76 如果使用250-MHz AVMM时钟，则必须置位pll_powerdown至少25个周期。
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