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时钟抖动规范适用于由I/O PLL提供时钟的存储器输出时钟管脚,或者使用差分信号分路器生成以及由PHY时钟网络指定的PLL输出布线提供时钟的双数据I/O电路。Intel建议使用PHY时钟网络以达到更好的抖动性能。
存储器时钟输出抖动在 JEDEC* 规范范围内,具有一个10 ps peak-to-peak抖动的输入。