Intel® Stratix® 10器件数据表

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ID 683181
日期 12/02/2019
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Intel® Stratix® 10器件数据表
Intel® Stratix® 10器件数据表 x
电气特性 开关特性 配置规范 I/O时序 可编程IOE延时 术语 Intel® Stratix® 10器件数据表的文档修订历史
电气特性 x
操作条件
操作条件 x
绝对最大额定值 所允许的最大过冲和下冲电压 建议的操作条件 DC特征 I/O标准规范
建议的操作条件 x
建议的操作条件 收发器电源操作条件 HPS电源操作条件
DC特征 x
供电电流和功耗 I/O管脚漏电流 总线保持规格 OCT校准精度规范 无校准阻值容差的OCT规范 管脚电容 内部弱上拉电阻
I/O标准规范 x
单端I/O标准规范 单端SSTL，HSTL和HSUL I/O参考电压规范 单端SSTL，HSTL和HSUL I/O标准信号规范 差分SSTL I/O标准规范 差分HSTL和HSUL I/O标准规范 差分I/O标准规范
开关特性 x
内核性能规范 外设性能规范 L-Tile收发器性能规范 H-Tile收发器性能规范 E-Tile收发器性能规范 P-Tile收发器性能规范 HPS性能规范
内核性能规范 x
时钟树规范 PLL规范 DSP模块规范 存储器模块规范 内部温度感应二级管规范 外部温度感应二级管规范 内部电压传感器规范
PLL规范 x
小数分频PLL规范(Fractional PLL Specifications) I/O PLL规范
外设性能规范 x
高速I/O规范 DPA锁定时间规范 LVDS Soft-CDR/DPA正弦抖动容限规范 硬核存储控制器支持的存储器标准 软核存储控制器所支持的存储器标准 HPS硬核存储控制器所支持的存储器标准 DLL范围规范 存储器输出时钟抖动规范 Intel® Stratix® 10 MX器件中HBM2接口的性能规范 HBM2接口性能 OCT校准模块规范
L-Tile收发器性能规范 x
Intel® Stratix® 10 GX/SX L-Tile器件的收发器性能 Intel® Stratix® 10 GX/SX L-Tile器件的收发器规范
H-Tile收发器性能规范 x
Intel® Stratix® 10 GX/SX/MX/TX H-Tile器件的收发器性能 Intel® Stratix® 10 GX/SX H-Tile器件的收发器规范
E-Tile收发器性能规范 x
Intel® Stratix® 10 E-Tile器件的收发器性能 收发器参考时钟规范 Intel® Stratix® 10 E-Tile器件的发送器规范 Intel® Stratix® 10 E-Tile器件的接收器规范
P-Tile收发器性能规范 x
Intel® Stratix® 10 DX P-Tile器件的收发器性能 收发器参考时钟规范 Intel® Stratix® 10 DX P-Tile器件的发送器规范 Intel® Stratix® 10 DX P-Tile器件的接收器规范
HPS性能规范 x
HPS时钟性能 HPS内部振荡器频率 HPS PLL规范 HPS SPI时序特征 HPS SD/MMC时序特征 HPS USB UPLI时序特征 HPS Ethernet Media Access Controller (EMAC)时序特征 HPS I2C时序特性 HPS NAND时序特征 HPS走线时序特征 HPS GPIO接口 HPS JTAG时序特征 HPS可编程I/O时序特征
HPS PLL规范 x
HPS PLL输入要求 HPS PLL性能
配置规范 x
通用配置时序规范 POR规范 外部配置时钟源要求 JTAG配置时序 AS配置时序 Avalon® -ST配置时序 1.3.7. SD/MMC配置时序 配置比特流大小 1.3.9. 最大配置时间评估
Intel® Stratix® 10器件数据表

AS配置时序

表 99.   Intel® Stratix® 10器件的AS时序参数 Intel建议对nCSO和AS_DATA管脚到AS_CLK执行走线长度匹配以最小化偏移。nCSO与AS_CLK之间的最大偏移容差要小于200 ps。AS_CLK与AS_DATA之间的最大偏移容差必须在0 ps – 400 ps之间。
符号 说明 最小值 典型 最大值 单位
Tclk 155 AS_CLK时钟周期 — 7.52 — ns
Tdutycycle AS_CLK占空比 45 50 55 %
Tdcsfrs AS_nCSO[3:0]的置位到第一个AS_CLK边沿 4.21 156 — 7.50 156 ns
Tdcslst 最后的AS_CLK边沿到AS_nCSO[3:0]的置低 5.18 156 — 8 156 ns
Tdo 157 AS_DATA[3:0]输出延迟 –1.5 — 1.31 ns
Text_delay 158 159 AS信号上的总外部传播延迟 0 — 15 ns
Tdcsb2b 两个背靠背传输之间的从选择置低的最小延迟 1 — — AS_CLK
图 26. AS配置串行输出时序图
图 27. AS配置串行输入时序图
相关信息
155 AS_CLK fmax取决于最大电路板负载。对于AS单器件配置或使用多个串行闪存配置的AS，请使用Tdo和Text_delay注释中的公式来确保电路板具有足够的时序裕量，以满足 Intel® Stratix® 10 Device Datasheet中的 Intel® Stratix® 10中的闪存设置/保持时间规格要求和lAS时序规范。对于使用多个串行闪存器件的AS，请参考 Intel® Stratix® 10 Configuration User Guide来了解建议的AS_CLK频率和最大电路板负载。
156 AS运行的最大时钟频率 = 133 MHz。在AS时钟频率低于133 MHz时延迟更大。
157

DCLK = 10 pF和AS_DATA = 18 pF的负载电容。Intel建议通过IBIS或者HSPICE仿真获得特定链接(包括接收器，传输线，连接器，终端电阻和其他组件)的Tdo。

使用以下方程式对闪存建立/保持时序进行静态时序分析。

  • 分析闪存建立时间，Tsu = AS_CLK/2 – Tdo(max) + Tbd_clk – Tbd_data(max)
  • 分析闪存保持时间，Tho = AS_CLK/2 + Tdo(min) – Tbd_clk + Tbd_data(min)
158

Text_delay = Tbd_clk + Tco + Tbd_data + Tadd

Tbd_clk：FPGA与闪存器件之间的AS_CLK的传播延迟。

Tco：输出保持时间和时钟低(clock low)到闪存器件的输出有效。此延迟必须用于确保Text_delay在最小和最大规范值以内。

Tbd_data：FPGA与闪存器件之间的AS_DATA总线的传播延迟。

Tadd：AS_DATA接口上的主动/被动组件的传播延迟。

159 满足Text_delay时序规范表明满足AS_DATA建立/保持时序。
二级标题