Intel® Stratix® 10器件数据表

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ID 683181
日期 12/02/2019
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Intel® Stratix® 10器件数据表
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电气特性 开关特性 配置规范 I/O时序 可编程IOE延时 术语 Intel® Stratix® 10器件数据表的文档修订历史
电气特性 x
操作条件
操作条件 x
绝对最大额定值 所允许的最大过冲和下冲电压 建议的操作条件 DC特征 I/O标准规范
建议的操作条件 x
建议的操作条件 收发器电源操作条件 HPS电源操作条件
DC特征 x
供电电流和功耗 I/O管脚漏电流 总线保持规格 OCT校准精度规范 无校准阻值容差的OCT规范 管脚电容 内部弱上拉电阻
I/O标准规范 x
单端I/O标准规范 单端SSTL，HSTL和HSUL I/O参考电压规范 单端SSTL，HSTL和HSUL I/O标准信号规范 差分SSTL I/O标准规范 差分HSTL和HSUL I/O标准规范 差分I/O标准规范
开关特性 x
内核性能规范 外设性能规范 L-Tile收发器性能规范 H-Tile收发器性能规范 E-Tile收发器性能规范 P-Tile收发器性能规范 HPS性能规范
内核性能规范 x
时钟树规范 PLL规范 DSP模块规范 存储器模块规范 内部温度感应二级管规范 外部温度感应二级管规范 内部电压传感器规范
PLL规范 x
小数分频PLL规范(Fractional PLL Specifications) I/O PLL规范
外设性能规范 x
高速I/O规范 DPA锁定时间规范 LVDS Soft-CDR/DPA正弦抖动容限规范 硬核存储控制器支持的存储器标准 软核存储控制器所支持的存储器标准 HPS硬核存储控制器所支持的存储器标准 DLL范围规范 存储器输出时钟抖动规范 Intel® Stratix® 10 MX器件中HBM2接口的性能规范 HBM2接口性能 OCT校准模块规范
L-Tile收发器性能规范 x
Intel® Stratix® 10 GX/SX L-Tile器件的收发器性能 Intel® Stratix® 10 GX/SX L-Tile器件的收发器规范
H-Tile收发器性能规范 x
Intel® Stratix® 10 GX/SX/MX/TX H-Tile器件的收发器性能 Intel® Stratix® 10 GX/SX H-Tile器件的收发器规范
E-Tile收发器性能规范 x
Intel® Stratix® 10 E-Tile器件的收发器性能 收发器参考时钟规范 Intel® Stratix® 10 E-Tile器件的发送器规范 Intel® Stratix® 10 E-Tile器件的接收器规范
P-Tile收发器性能规范 x
Intel® Stratix® 10 DX P-Tile器件的收发器性能 收发器参考时钟规范 Intel® Stratix® 10 DX P-Tile器件的发送器规范 Intel® Stratix® 10 DX P-Tile器件的接收器规范
HPS性能规范 x
HPS时钟性能 HPS内部振荡器频率 HPS PLL规范 HPS SPI时序特征 HPS SD/MMC时序特征 HPS USB UPLI时序特征 HPS Ethernet Media Access Controller (EMAC)时序特征 HPS I2C时序特性 HPS NAND时序特征 HPS走线时序特征 HPS GPIO接口 HPS JTAG时序特征 HPS可编程I/O时序特征
HPS PLL规范 x
HPS PLL输入要求 HPS PLL性能
配置规范 x
通用配置时序规范 POR规范 外部配置时钟源要求 JTAG配置时序 AS配置时序 Avalon® -ST配置时序 1.3.7. SD/MMC配置时序 配置比特流大小 1.3.9. 最大配置时间评估
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高速I/O规范

表 34.   Intel® Stratix® 10器件的高速I/O规范

当串行器/解串器 (SERDES)因子J = 3到10时，使用SERDES模块。

对于LVDS的应用，必须使用整数PLL模式中的PLL。

必须通过执行链接时序收敛分析计算接收器中剩余的时序余量。必须要考虑板级偏移余量、发送器通道到通道偏移以及接收器采样余量来确定剩余的时序余量。
符号 条件 –E1V, –I1V –E2V, –E2L, –I2L, –I2V –E3V, –E3X, –I3X, –I3V Unit
Min Typ Max Min Typ Max Min Typ Max
fHSCLK_in (input clock frequency) True Differential I/O Standards Clock boost factor 
W = 1 to 40 58 10 — 800 10 — 700 10 — 625 MHz
fHSCLK_in (input clock frequency) Single-Ended I/O Standards Clock boost factor 
W = 1 to 40 58 10 — 625 10 — 625 10 — 525 MHz
fHSCLK_OUT (output clock frequency) — — — 800 59 — — 700 59 — — 625 59 MHz
Transmitter True Differential I/O Standards - fHSDR (data rate) 60 SERDES factor J = 4 to 10 61 63 62 63 — 1,600 63 — 1,434 63 — 1,250 Mbps
SERDES factor J = 3 61 63 62 63 — 1,000 63 — 1,000 63 — 938 Mbps
SERDES factor J = 2, uses DDR registers 63 — 840 64 63 — 64 63 — 64 Mbps
SERDES factor J = 1, uses DDR registers 63 — 420 64 63 — 64 63 — 64 Mbps
tx Jitter - True Differential I/O Standards Total jitter for data rate, 600 Mbps – 1.6 Gbps — — 160 — — 200 — — 250 ps
Total jitter for data rate, < 600 Mbps — — 0.1 — — 0.12 — — 0.15 UI
tDUTY 65 TX output clock duty cycle for Differential I/O Standards 45 50 55 45 50 55 45 50 55 %
tRISE & tFALL 62 66 True Differential I/O Standards — — 160 — — 180 — — 200 ps
TCCS 65 60 True Differential I/O Standards — — 330 — — 330 — — 330 ps
Receiver True Differential I/O Standards - fHSDRDPA (data rate) SERDES factor J = 4 to 10 61 63 62 150 — 1,600 150 — 1,434 150 — 1,250 Mbps
SERDES factor J = 3 61 63 62 150 — 1,000 150 — 1,000 150 — 938 Mbps
fHSDR (data rate) (without DPA) 60 SERDES factor J = 3 to 10 63 — 67 63 — 67 63 — 67 Mbps
SERDES factor J = 2, uses DDR registers 63 — 64 63 — 64 63 — 64 Mbps
SERDES factor J = 1, uses DDR registers 63 — 64 63 — 64 63 — 64 Mbps
DPA (FIFO mode) DPA run length — — — 10,000 — — 10,000 — — 10,000 UI
DPA (soft CDR mode) DPA run length SGMII/GbE protocol — — 5 — — 5 — — 5 UI
All other protocols — — 50 data transition per 208 UI — — 50 data transition per 208 UI — — 50 data transition per 208 UI —
Soft CDR mode Soft-CDR ppm tolerance — –300 — 300 –300 — 300 –300 — 300 ppm
Non DPA mode Sampling Window — — — 330 — — 330 — — 330 ps
58 时钟放大因子(W)是输入数据速率和输入时钟速率之间的比率。
59 通过使用PHY时钟网络实现。
60 需要通过PCB走线长度进行封装偏移补偿。
61 Fmax规范基于用于串行数据的快速时钟。接口Fmax也取决于依赖于设计并要求时序分析的并行时钟域。
62 VCC和VCCP必须在一个组合的电源层上，并且芯片到芯片接口的最大负载是5 pF。
63 最小规范取决于您使用的时钟源 (例如PLL和时钟管脚)和时钟布线资源 (全局，局部和本地)。I/O差分缓存和串化器没有最小翻转率。
64 最大理想数据速率是SERDES因子(J) x PLL最大输出频率(fOUT)，使您能够收敛设计的时序和信号完整性，从而满足接口的要求。
65 不适用于DIVCLK = 1。
66 仅应用于默认的预加重和VOD设置。
67 通过执行链路时序收敛分析能够评估非DPA模式的可实现最大数据速率。您必须考虑电路板偏移裕量，发送器延迟裕量以及接收器采样裕量以决定支持的最大数据速率。
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