Intel® Stratix® 10器件数据表

ID 683181
日期 12/02/2019
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HPS SPI时序特征

表 80.   Intel® Stratix® 10器件的SPI主时序要求通过对rx_sample_dly寄存器进行编程可以调整输入延迟时序。
符号 说明 Min Typ Max 单位
Tspi_ref_clk SPI内部参考时钟的周期,源自l4_main_clk 2.5 ns
Tclk SPIM_CLK时钟周期 16.67 ns
Tdutycycle SPIM_CLK占空比 45 50 55 %
Tck_jitter SPIM_CLK输出抖动 2 %
Tdio Master-out slave-in (MOSI)输出偏斜 –3 2 ns
Tdssfrst 132 从SPI_SS_N置位到第一个SPIM_CLK边沿 (1.5 × Tclk) – 2 ns
Tdsslst 132 最后一个SPIM_CLK边沿到SPI_SS_N的置低 Tclk – 2 ns
Tsu 133 相对于SPIM_CLK采集边沿的SPIM_MISO设置时间 4 .5 – ( rx_sample_dly × T spi_ref_clk ) 134 ns
Th 133 相对于SPIM_CLK采集边沿的输入保持 1.3 + (rx_sample_dly× Tspi_ref_clk) ns
图 7. SPI主输出时序图
图 8. SPI主输入时序图
表 81.   Intel® Stratix® 10器件的SPI从时序要求
符号 说明 Min Typ Max 单位
Tspi_ref_clk SPI内部参考时钟的周期,源自l4_main_clk 2.5 ns
Tclk SPIM_CLK时钟周期 30 ns
Tdutycycle SPIM_CLK占空比 45 50 55 %
Td Master-in slave-out (MISO)输出偏移 (2 × Tspi_ref_clk) + 3 (3 × Tspi_ref_clk) + 11 ns
Tsu Master-out slave-in (MOSI)设置时间 4 ns
Th Master-out slave-in (MOSI)保持时间 9 ns
Tsuss 从SPI_SS_N置位到第一个SPIM_CLK边沿 Tspi_ref_clk + 4 ns
Thss 最后一个SPIM_CLK边沿到SPI_SS_N的置低 Tspi_ref_clk + 4 ns
图 9. SPI从输出时序图
图 10. SPI从输入时序图
132 SPI_SS_N的行为因Motorola SPI, TI SSP或Microwire操作模式而异。
133 采集边沿(capture edge)因操作模式而异。对于Motorola SPI,采集边沿(capture edge)可以是上升沿,也可以是下降沿,这要取决于scpol寄存器比特;对于TI SSP,采集边沿(capture edge)是下降沿;对于Microwire,采集边沿(capture edge)是上升沿。
134 rx_sample_dly 的有效值范围从1到64(单位是T spi_ref_clk steps)