Intel® Stratix® 10器件数据表

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ID 683181
日期 12/02/2019
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Intel® Stratix® 10器件数据表
Intel® Stratix® 10器件数据表 x
电气特性 开关特性 配置规范 I/O时序 可编程IOE延时 术语 Intel® Stratix® 10器件数据表的文档修订历史
电气特性 x
操作条件
操作条件 x
绝对最大额定值 所允许的最大过冲和下冲电压 建议的操作条件 DC特征 I/O标准规范
建议的操作条件 x
建议的操作条件 收发器电源操作条件 HPS电源操作条件
DC特征 x
供电电流和功耗 I/O管脚漏电流 总线保持规格 OCT校准精度规范 无校准阻值容差的OCT规范 管脚电容 内部弱上拉电阻
I/O标准规范 x
单端I/O标准规范 单端SSTL，HSTL和HSUL I/O参考电压规范 单端SSTL，HSTL和HSUL I/O标准信号规范 差分SSTL I/O标准规范 差分HSTL和HSUL I/O标准规范 差分I/O标准规范
开关特性 x
内核性能规范 外设性能规范 L-Tile收发器性能规范 H-Tile收发器性能规范 E-Tile收发器性能规范 P-Tile收发器性能规范 HPS性能规范
内核性能规范 x
时钟树规范 PLL规范 DSP模块规范 存储器模块规范 内部温度感应二级管规范 外部温度感应二级管规范 内部电压传感器规范
PLL规范 x
小数分频PLL规范(Fractional PLL Specifications) I/O PLL规范
外设性能规范 x
高速I/O规范 DPA锁定时间规范 LVDS Soft-CDR/DPA正弦抖动容限规范 硬核存储控制器支持的存储器标准 软核存储控制器所支持的存储器标准 HPS硬核存储控制器所支持的存储器标准 DLL范围规范 存储器输出时钟抖动规范 Intel® Stratix® 10 MX器件中HBM2接口的性能规范 HBM2接口性能 OCT校准模块规范
L-Tile收发器性能规范 x
Intel® Stratix® 10 GX/SX L-Tile器件的收发器性能 Intel® Stratix® 10 GX/SX L-Tile器件的收发器规范
H-Tile收发器性能规范 x
Intel® Stratix® 10 GX/SX/MX/TX H-Tile器件的收发器性能 Intel® Stratix® 10 GX/SX H-Tile器件的收发器规范
E-Tile收发器性能规范 x
Intel® Stratix® 10 E-Tile器件的收发器性能 收发器参考时钟规范 Intel® Stratix® 10 E-Tile器件的发送器规范 Intel® Stratix® 10 E-Tile器件的接收器规范
P-Tile收发器性能规范 x
Intel® Stratix® 10 DX P-Tile器件的收发器性能 收发器参考时钟规范 Intel® Stratix® 10 DX P-Tile器件的发送器规范 Intel® Stratix® 10 DX P-Tile器件的接收器规范
HPS性能规范 x
HPS时钟性能 HPS内部振荡器频率 HPS PLL规范 HPS SPI时序特征 HPS SD/MMC时序特征 HPS USB UPLI时序特征 HPS Ethernet Media Access Controller (EMAC)时序特征 HPS I2C时序特性 HPS NAND时序特征 HPS走线时序特征 HPS GPIO接口 HPS JTAG时序特征 HPS可编程I/O时序特征
HPS PLL规范 x
HPS PLL输入要求 HPS PLL性能
配置规范 x
通用配置时序规范 POR规范 外部配置时钟源要求 JTAG配置时序 AS配置时序 Avalon® -ST配置时序 1.3.7. SD/MMC配置时序 配置比特流大小 1.3.9. 最大配置时间评估
Intel® Stratix® 10器件数据表

HPS Ethernet Media Access Controller (EMAC)时序特征

表 84.   Intel® Stratix® 10器件的简化l千兆介质独立接口(RGMII)TX时序要求
符号 说明 最小值 典型值 最大值 单位
Tclk (1000Base-T) TX_CLK时钟周期 — 8 — ns
Tclk (100Base-T) TX_CLK时钟周期 — 40 — ns
Tclk (10Base-T) TX_CLK时钟周期 — 400 — ns
Tdutycycle (1000Base-T) TX_CLK占空比 45 50 55 %
Tdutycycle(10/100Base-T) TX_CLK占空比 40 50 60 %

Td 137

138

TXD/TX_CTL到TX_CLK输出偏移 –0.5 — 0.5 ns
图 13. RGMII TX和RMII TX时序图
表 85.   Intel® Stratix® 10器件的RGMII RX时序要求
符号 说明 最小值 典型值 最大值 单位
Tclk (1000Base-T) RX_CLK时钟周期 — 8 — ns
Tclk (100Base-T) RX_CLK时钟周期 — 40 — ns
Tclk (10Base-T) RX_CLK时钟周期 — 400 — ns
Tdutycycle(1000Base-T) RX_CLK占空比 45 50 55 %
Tdutycycle(10/100Base-T) RX_CLK占空比 40 50 60 %
Tsu RX_D/RX_CTL到RX_CLK建立时间 1 — — ns
Th 139 RX_CLK到RX_D/RX_CTL保持时间 1 — — ns
图 14. RGMII RX和RMII RX时序图
表 86.   Intel® Stratix® 10器件的简化介质独立接口(RMII)时钟时序要求
符号 说明 最小值 典型值 最大值 单位
Tclk REF_CLK时钟周期，由HPS TX_CLK提供 — 20 — ns
REF_CLK时钟周期，由外部时钟源提供 — 20 — ns
Tdutycycle_int 时钟占空比，由TX_CLK提供的REF_CLK 35 50 65 %
Tdutycycle_ext 时钟占空比，由外部时钟源提供的REF_CLK 35 50 65 %
表 87.   Intel® Stratix® 10器件的RGMII TX时序要求
符号 说明 最小值 典型值 最大值 单位
Td TX_CLK到TXD/TX_CTL输出数据延迟 2 — 10 ns
表 88.   Intel® Stratix® 10器件的RMII RX时序要求
符号 说明 最小值 典型值 最大值 单位
Tsu RX_D/RX_CTL建立时间 2 — — ns
Th RX_D/RX_CTL保持时间 1 — — ns
表 89.   Intel® Stratix® 10器件的管理数据输入/输出(MDIO)时序要求
符号 说明 最小值 典型值 最大值 单位
Tclk MDC时钟周期 400 — — ns
Td MDC到MDIO输出数据延迟 10 — 300 ns
Tsu MDIO数据的建立时间 10 — — ns
Th MDIO数据的保持时间 0 — — ns
图 15. MDIO时序图
相关信息
137 上升和下降时间取决于I/O标准，驱动强度和负载。Intel建议仿真您的配置。
138 如果连接到一个不实现clock-to-data偏移的PHY，那么可以通过HPS I/O可编程延，迟延迟TX_CLK 1.5到2.0 ns，以满足PHY的1-ns ldata-to-clock偏移要求。
139

如果连接到一个不实现clock-to-data偏移的PHY，那么可以使用HPS I/O可编程延迟来延迟RX_CLK 1.5-2 ns，以满足HPS EMAC的1 ns建立时间。

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