Intel® Stratix® 10器件数据表

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ID 683181
日期 12/02/2019
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Intel® Stratix® 10器件数据表
Intel® Stratix® 10器件数据表 x
电气特性 开关特性 配置规范 I/O时序 可编程IOE延时 术语 Intel® Stratix® 10器件数据表的文档修订历史
电气特性 x
操作条件
操作条件 x
绝对最大额定值 所允许的最大过冲和下冲电压 建议的操作条件 DC特征 I/O标准规范
建议的操作条件 x
建议的操作条件 收发器电源操作条件 HPS电源操作条件
DC特征 x
供电电流和功耗 I/O管脚漏电流 总线保持规格 OCT校准精度规范 无校准阻值容差的OCT规范 管脚电容 内部弱上拉电阻
I/O标准规范 x
单端I/O标准规范 单端SSTL，HSTL和HSUL I/O参考电压规范 单端SSTL，HSTL和HSUL I/O标准信号规范 差分SSTL I/O标准规范 差分HSTL和HSUL I/O标准规范 差分I/O标准规范
开关特性 x
内核性能规范 外设性能规范 L-Tile收发器性能规范 H-Tile收发器性能规范 E-Tile收发器性能规范 P-Tile收发器性能规范 HPS性能规范
内核性能规范 x
时钟树规范 PLL规范 DSP模块规范 存储器模块规范 内部温度感应二级管规范 外部温度感应二级管规范 内部电压传感器规范
PLL规范 x
小数分频PLL规范(Fractional PLL Specifications) I/O PLL规范
外设性能规范 x
高速I/O规范 DPA锁定时间规范 LVDS Soft-CDR/DPA正弦抖动容限规范 硬核存储控制器支持的存储器标准 软核存储控制器所支持的存储器标准 HPS硬核存储控制器所支持的存储器标准 DLL范围规范 存储器输出时钟抖动规范 Intel® Stratix® 10 MX器件中HBM2接口的性能规范 HBM2接口性能 OCT校准模块规范
L-Tile收发器性能规范 x
Intel® Stratix® 10 GX/SX L-Tile器件的收发器性能 Intel® Stratix® 10 GX/SX L-Tile器件的收发器规范
H-Tile收发器性能规范 x
Intel® Stratix® 10 GX/SX/MX/TX H-Tile器件的收发器性能 Intel® Stratix® 10 GX/SX H-Tile器件的收发器规范
E-Tile收发器性能规范 x
Intel® Stratix® 10 E-Tile器件的收发器性能 收发器参考时钟规范 Intel® Stratix® 10 E-Tile器件的发送器规范 Intel® Stratix® 10 E-Tile器件的接收器规范
P-Tile收发器性能规范 x
Intel® Stratix® 10 DX P-Tile器件的收发器性能 收发器参考时钟规范 Intel® Stratix® 10 DX P-Tile器件的发送器规范 Intel® Stratix® 10 DX P-Tile器件的接收器规范
HPS性能规范 x
HPS时钟性能 HPS内部振荡器频率 HPS PLL规范 HPS SPI时序特征 HPS SD/MMC时序特征 HPS USB UPLI时序特征 HPS Ethernet Media Access Controller (EMAC)时序特征 HPS I2C时序特性 HPS NAND时序特征 HPS走线时序特征 HPS GPIO接口 HPS JTAG时序特征 HPS可编程I/O时序特征
HPS PLL规范 x
HPS PLL输入要求 HPS PLL性能
配置规范 x
通用配置时序规范 POR规范 外部配置时钟源要求 JTAG配置时序 AS配置时序 Avalon® -ST配置时序 1.3.7. SD/MMC配置时序 配置比特流大小 1.3.9. 最大配置时间评估
Intel® Stratix® 10器件数据表

HPS I2C时序特性

表 90.   Intel® Stratix® 10器件的HPS I2C时序要求
符号 说明 标准模式 快速模式 单位
Min Max Min Max
Tclk 串行时钟(SCL)时钟周期 10 — 2.5 — μs
Tclk_jitter I2C时钟输出抖动 — 2 — 2 %
THIGH 140 SCL高周期 4 141 — 0.6 142 — μs
TLOW 143 SCL低周期 4.7 144 — 1.3 145 — μs
TSU;DAT Setup time for串行数据线(SDA)数据到SCL的建立时间 0.25 — 0.1 — μs
THD;DAT 146 SCL到SDA数据的保持时间 0 3.15 0 0.6 μs
TVD;DAT and TVD;ACK 147 SCL到SDA输出数据延迟 — 3.45 148 — 0.9 149 μs
TSU;STA 一个重复启动条件的建立时间 4.7 — 0.6 — μs
THD;STA 一个重复启动条件的保持时间 4 — 0.6 — μs
TSU;STO 一个停止条件的建立时间 4 — 0.6 — μs
TBUF 从STOP到START的SDA高脉冲持续时间 4.7 — 1.3 — μs
Tscl:r 150 SCL上升时间 — 1000 20 300 ns
Tscl:f 150 SCL下降时间 — 300 6.54 300 ns
Tsda:r 150 SDA上升时间 — 1000 20 300 ns
Tsda:f 150 SDA下降时间 — 300 6.54 300 ns
图 16. I2C时序图
相关信息
140 通过使用ic_ss_scl_hcnt 或者ic_fs_scl_hcnt寄存器可以调整Thigh。
141 ic_ss_scl_hcnt的建议最小设置为440。
142 ic_fs_scl_hcnt的建议最小设置为71。
143 通过使用ic_ss_scl_lcnt 或者ic_fs_scl_lcnt寄存器可以调整Tlow。
144 ic_ss_scl_lcnt的建议最小设置为500。
145 ic_fs_scl_lcnt的建议最小设置为141。
146 THD;DAT受上升时间(rise time)和下降时间(fall time)影响。
147 TVD;DAT和TVD;ACK受上升时间(rise time)和下降时间(fall time)以及SDA保持时间(hold time)(通过调整 ic_sda_hold寄存器进行设置)影响。
148 使用maximum SDA_HOLD = 240，以保持在规范内。
149 使用maximum SDA_HOLD = 60，以保持在规范内。
150 上升和下降时间参数根据外部因素而变化，例如IO驱动器的特性，上拉电阻值和传输线上的总电容。
二级标题