Intel® Stratix® 10器件数据表

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ID 683181
日期 12/02/2019
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Intel® Stratix® 10器件数据表
Intel® Stratix® 10器件数据表 x
电气特性 开关特性 配置规范 I/O时序 可编程IOE延时 术语 Intel® Stratix® 10器件数据表的文档修订历史
电气特性 x
操作条件
操作条件 x
绝对最大额定值 所允许的最大过冲和下冲电压 建议的操作条件 DC特征 I/O标准规范
建议的操作条件 x
建议的操作条件 收发器电源操作条件 HPS电源操作条件
DC特征 x
供电电流和功耗 I/O管脚漏电流 总线保持规格 OCT校准精度规范 无校准阻值容差的OCT规范 管脚电容 内部弱上拉电阻
I/O标准规范 x
单端I/O标准规范 单端SSTL，HSTL和HSUL I/O参考电压规范 单端SSTL，HSTL和HSUL I/O标准信号规范 差分SSTL I/O标准规范 差分HSTL和HSUL I/O标准规范 差分I/O标准规范
开关特性 x
内核性能规范 外设性能规范 L-Tile收发器性能规范 H-Tile收发器性能规范 E-Tile收发器性能规范 P-Tile收发器性能规范 HPS性能规范
内核性能规范 x
时钟树规范 PLL规范 DSP模块规范 存储器模块规范 内部温度感应二级管规范 外部温度感应二级管规范 内部电压传感器规范
PLL规范 x
小数分频PLL规范(Fractional PLL Specifications) I/O PLL规范
外设性能规范 x
高速I/O规范 DPA锁定时间规范 LVDS Soft-CDR/DPA正弦抖动容限规范 硬核存储控制器支持的存储器标准 软核存储控制器所支持的存储器标准 HPS硬核存储控制器所支持的存储器标准 DLL范围规范 存储器输出时钟抖动规范 Intel® Stratix® 10 MX器件中HBM2接口的性能规范 HBM2接口性能 OCT校准模块规范
L-Tile收发器性能规范 x
Intel® Stratix® 10 GX/SX L-Tile器件的收发器性能 Intel® Stratix® 10 GX/SX L-Tile器件的收发器规范
H-Tile收发器性能规范 x
Intel® Stratix® 10 GX/SX/MX/TX H-Tile器件的收发器性能 Intel® Stratix® 10 GX/SX H-Tile器件的收发器规范
E-Tile收发器性能规范 x
Intel® Stratix® 10 E-Tile器件的收发器性能 收发器参考时钟规范 Intel® Stratix® 10 E-Tile器件的发送器规范 Intel® Stratix® 10 E-Tile器件的接收器规范
P-Tile收发器性能规范 x
Intel® Stratix® 10 DX P-Tile器件的收发器性能 收发器参考时钟规范 Intel® Stratix® 10 DX P-Tile器件的发送器规范 Intel® Stratix® 10 DX P-Tile器件的接收器规范
HPS性能规范 x
HPS时钟性能 HPS内部振荡器频率 HPS PLL规范 HPS SPI时序特征 HPS SD/MMC时序特征 HPS USB UPLI时序特征 HPS Ethernet Media Access Controller (EMAC)时序特征 HPS I2C时序特性 HPS NAND时序特征 HPS走线时序特征 HPS GPIO接口 HPS JTAG时序特征 HPS可编程I/O时序特征
HPS PLL规范 x
HPS PLL输入要求 HPS PLL性能
配置规范 x
通用配置时序规范 POR规范 外部配置时钟源要求 JTAG配置时序 AS配置时序 Avalon® -ST配置时序 1.3.7. SD/MMC配置时序 配置比特流大小 1.3.9. 最大配置时间评估
Intel® Stratix® 10器件数据表

Intel® Stratix® 10 DX P-Tile器件的收发器性能

表 70.  P-Tile发送器和接收数据速率性能关于规范状态，请参见Data Sheet Status表
符号/说明 条件 收发器速度等级
-1 -2 -3
Supported Data Rate Chip-to-chip and low-loss cable 121 16 Gbps 16 Gbps 16 Gbps
表 71.  P-Tile PLLA性能关于规范状态，请参见Data Sheet Status表
符号/说明 条件 Min Typ Max Unit
VCO frequency PCIe — — 5 GHz
Intel® UPI 122 — — 5.2 GHz
PLL bandwidth (BWTX_PKG_PLL1) PCIe 2.5 GT/s 1.5 — 22 MHz
PLL bandwidth (BWTX_PKG_PLL2) PCIe 5.0 GT/s 5 — 16 MHz
PLL peaking (PKGTX_PLL1) PCIe 2.5 GT/s — — 3 dB
PLL peaking (PKGTX_PLL2) PCIe 5.0 GT/s — — 1 dB
表 72.  P-Tile PLLB性能对于规范状态，请参见Data Sheet Status表。PLLB不用于UPI模式。
符号/说明 条件 Min Typ Max Unit
VCO frequency PCIe — — 8 GHz
PLL bandwidth (BWTX-PKG_PLL1) PCIe 8.0 GT/s 2 — 4 MHz
PCIe 16.0 GT/s 2 — 4 MHz
PLL peaking (PKGTX-PLL1) PCIe 8.0 GT/s — — 2 dB
PCIe 16.0 GT/s — — 2 dB
121 Intel® Ultra Path Interconnect ( Intel® UPI)支持高达10.4 Gbps芯片到芯片和低损耗电缆。
122 Intel® UPI模式的PLLA所支持的最大VCO频率为5.2 GHz。对于运行在11.2 Gbps的 UPI模式，此值将来会增加到 5.6 GHz。
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