仅对英特尔可见 — GUID: mwh1410383541345
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2.1.5.1. 时序报告命令
2.1.5.2. Fmax汇总报告(Fmax Summary Report)
2.1.5.3. Report Timing命令
2.1.5.4. 报告逻辑电平深度
2.1.5.5. 报告相邻路径(Report Neighbor Paths)
2.1.5.6. Report CDC Viewer命令
2.1.5.7. Report Custom CDC Viewer命令
2.1.5.8. 报告时间借用数据
2.1.5.9. 将约束与时序报告相关联
2.1.5.10. 从Timing Analyzer运行Design Assistant
2.1.5.11. 在其他工具中定位时序路径
2.2.1. 建议的初始SDC约束
2.2.2. SDC文件优先级
2.2.3. 迭代约束修改(Iterative Constraint Modification)
2.2.4. 使用实体绑定的SDC文件(Using Entity-bound SDC Files)
2.2.5. 创建时钟和时钟约束
2.2.6. 创建I/O约束
2.2.7. 创建延迟和偏移约束(Creating Delay and Skew Constraints)
2.2.8. 创建时序异常(Creating Timing Exceptions)
2.2.9. 使用Fitter过约束(Using Fitter Overconstraints)
2.2.10. 示例电路和SDC文件
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1.1.1.2. 时序路径
时序路径连接两个设计节点,例如一个寄存器输出到另一个寄存器的输入。
了解时序路径的类型对时序收敛和优化很重要。Timing Analyzer识别并分析以下时序路径:
- 边沿路径(Edge paths)—从端口到管脚,从管脚到管脚以及从管脚到端口的连接。
- 时钟路径(Clock paths)—从器件端口或内部生成的时钟管脚到寄存器的时钟管脚的连接。
- 数据路径(Data paths)—从顺序单元的端口或数据输出管脚到另一个顺序单元的端口或数据输入管脚的连接。
- 异步路径(Asynchronous paths)—从另一个顺序单元(例如异步复位或异步清除)的异步管脚或端口的连接。
图 3. Timing Analyzer通常分析的路径类型
除了识别设计中的各种路径外,Timing Analyzer还分析时钟特性,计算单个寄存器到寄存器路径中任意两个寄存器之间的最坏情况要求(worst-case requirement)。在分析时钟特性之前,必须对设计中的所有时钟进行约束。