Intel® Quartus® Prime Pro Edition用户指南: Timing Analyzer

ID 683243
日期 4/13/2020
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2.1.5.5. 报告相邻路径(Report Neighbor Paths)

运行Fitter (Finalize)阶段之后,您可以运行report_neighbor_paths来帮助确定关键路径的根本原因(例如:高逻辑电平,重定时限制,次优布局,I/O列交叉,hold-fix,时间借用或其他):
report_neighbor_paths -to_clock <name> \
   -npaths <number> -panel_name <name>

report_neighbor_paths报告设计中最时序关键的路径,包括关联的时序裕量(associated slack),附加的路径汇总信息和路径边界框。

图 47.  report_neighbor_paths输出

report_neighbor_paths显示最时序关键的Path BeforePath After每条关键的Path。如果Path上有negative slack,但Path Before或者Path After上有positive slack,那么路径的重定时或者逻辑平衡能够简化时序收敛。

要使能重定时,请确保开启以下选项:

  • 对于寄存器—使能Assignments > Settings > Compiler Settings > Register Optimization > Allow Register Retiming
  • 对于RAM端点—使能Assignments > Settings > Compiler Settings > Fitter Settings (Advanced) > Allow RAM Retiming
  • 对于DSP端点—使能Assignments > Settings > Compiler Settings > Fitter Settings (Advanced) > Allow DSP Retiming

如果需要进一步的逻辑平衡,那么必须手动修改RTL,将逻辑从关键Path移到Path Before或者Path After

注: 如果一个寄存器的输出连接到它的输入,那么两条相邻路径或者其中的一条路径可能与当前路径相同。当寻找带有最坏slack的相邻路径时,需要考虑所有操作条件,而不仅仅是主路径本身的操作条件。

在Technology Map Viewer中可视化逻辑电平

Technology Map Viewer还提供了设计网表的示意图,技术映射的表示形式,并可以帮助您查看设计中哪些领域可以从减少逻辑电平的数量中受益。您也可以在Chip Planner中详细研究路径的物理布局。

要在其中的一个查看器中找到一条时序路径,请在时序报告中右击一条路径,然后指向Locate Path,选择Locate in Technology Map Viewer