仅对英特尔可见 — GUID: mwh1410383675752
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2.1.5.1. 时序报告命令
2.1.5.2. Fmax汇总报告(Fmax Summary Report)
2.1.5.3. Report Timing命令
2.1.5.4. 报告逻辑电平深度
2.1.5.5. 报告相邻路径(Report Neighbor Paths)
2.1.5.6. Report CDC Viewer命令
2.1.5.7. Report Custom CDC Viewer命令
2.1.5.8. 报告时间借用数据
2.1.5.9. 将约束与时序报告相关联
2.1.5.10. 从Timing Analyzer运行Design Assistant
2.1.5.11. 在其他工具中定位时序路径
2.2.1. 建议的初始SDC约束
2.2.2. SDC文件优先级
2.2.3. 迭代约束修改(Iterative Constraint Modification)
2.2.4. 使用实体绑定的SDC文件(Using Entity-bound SDC Files)
2.2.5. 创建时钟和时钟约束
2.2.6. 创建I/O约束
2.2.7. 创建延迟和偏移约束(Creating Delay and Skew Constraints)
2.2.8. 创建时序异常(Creating Timing Exceptions)
2.2.9. 使用Fitter过约束(Using Fitter Overconstraints)
2.2.10. 示例电路和SDC文件
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2.3.2.1. 通配符
要将约束应用于设计中的多个节点,请使用“*”和“?”通配符。“*”通配符匹配任何字符串;“?”通配符匹配任何单个字符。
如果对节点reg*应用约束,那么Timing Analyzer会搜索约束并将约束应用到与前缀reg和任意数量的以下字符匹配的所有设计节点,例如:lreg,reg1,reg [2],regbank和reg12bank 。
如果将约束应用于指定为reg?的节点,那么Timing Analyzer搜索并将约束应用于与前缀reg和以下任何单字符匹配的所有设计节点;例如:reg1,rega和reg4。