仅对英特尔可见 — GUID: lyl1535657585311
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2.1.5.1. 时序报告命令
2.1.5.2. Fmax汇总报告(Fmax Summary Report)
2.1.5.3. Report Timing命令
2.1.5.4. 报告逻辑电平深度
2.1.5.5. 报告相邻路径(Report Neighbor Paths)
2.1.5.6. Report CDC Viewer命令
2.1.5.7. Report Custom CDC Viewer命令
2.1.5.8. 报告时间借用数据
2.1.5.9. 将约束与时序报告相关联
2.1.5.10. 从Timing Analyzer运行Design Assistant
2.1.5.11. 在其他工具中定位时序路径
2.2.1. 建议的初始SDC约束
2.2.2. SDC文件优先级
2.2.3. 迭代约束修改(Iterative Constraint Modification)
2.2.4. 使用实体绑定的SDC文件(Using Entity-bound SDC Files)
2.2.5. 创建时钟和时钟约束
2.2.6. 创建I/O约束
2.2.7. 创建延迟和偏移约束(Creating Delay and Skew Constraints)
2.2.8. 创建时序异常(Creating Timing Exceptions)
2.2.9. 使用Fitter过约束(Using Fitter Overconstraints)
2.2.10. 示例电路和SDC文件
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2.1.5.2. Fmax汇总报告(Fmax Summary Report)
Fmax Summary Repor面板列出了设计中每个时钟的最大频率。
图 44. Fmax汇总报告(Fmax Summary Report)
在某些情况下,Fmax Summary可能指示一个“Limit due to hold check”(由于保持检查而导致的限制)。通常,保持检查(hold check)不限制最大频率(fMAX),因为这些检查用于相同边沿关系,因此与时钟频率无关。当启动(launch)等于零和锁存(latch)等于零时会发生此情况。
但是,如果您有反向时钟传输或者多周期传输(例如setup=2,hold=0),那么保持关系不再是相同边沿传输,而是随时钟频率的变化而变化。
Restricted Fmax列中的值由于保持时间检查,最小周期和脉冲宽度检查而受到限制。如果保持检查比设置检查更限制fMAX,那么在Note列中会指示为"Limit due to hold check"。