仅对英特尔可见 — GUID: mwh1410383726085
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2.1.5.1. 时序报告命令
2.1.5.2. Fmax汇总报告(Fmax Summary Report)
2.1.5.3. Report Timing命令
2.1.5.4. 报告逻辑电平深度
2.1.5.5. 报告相邻路径(Report Neighbor Paths)
2.1.5.6. Report CDC Viewer命令
2.1.5.7. Report Custom CDC Viewer命令
2.1.5.8. 报告时间借用数据
2.1.5.9. 将约束与时序报告相关联
2.1.5.10. 从Timing Analyzer运行Design Assistant
2.1.5.11. 在其他工具中定位时序路径
2.2.1. 建议的初始SDC约束
2.2.2. SDC文件优先级
2.2.3. 迭代约束修改(Iterative Constraint Modification)
2.2.4. 使用实体绑定的SDC文件(Using Entity-bound SDC Files)
2.2.5. 创建时钟和时钟约束
2.2.6. 创建I/O约束
2.2.7. 创建延迟和偏移约束(Creating Delay and Skew Constraints)
2.2.8. 创建时序异常(Creating Timing Exceptions)
2.2.9. 使用Fitter过约束(Using Fitter Overconstraints)
2.2.10. 示例电路和SDC文件
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2.2.5.5.1. 独占时钟组(Exclusive Clock Groups (-exclusive))
您可以使用-exclusive选项来声明两个时钟是互斥的。
如果对同一个节点定义多个时钟,那么可以使用时钟组约束(clock group assignments)和-exclusive选项将时钟声明为互斥的。此技术对于多路复用时钟很有用。
例如,考虑一个由100-MHz或者125-MHz时钟驱动的输入端口。您可以使用-exclusive选项来声明时钟是互斥的,并移除100-MHz与125-MHz时钟之间的时钟传输,如下图和示例SDC约束所示:
图 68. 内部时钟复用器到FPGA的同步路径
内部时钟复用器的SDC约束示例
# Create a clock on each port create_clock -name clk_100 -period 10 [get_ports clkA] create_clock -name clk_125 -period 8 [get_ports clkB] # Set the two clocks as exclusive clocks set_clock_groups -exclusive -group {clk_100} -group {clk_125}
图 69. 外部时钟复用器到FPGA的同步路径
外部时钟复用器的SDC约束示例
# Create two clocks on the port clk create_clock -name clkA -period 10 [get_ports clk] create_clock -name clkB -period 8 [get_ports clk] -add # Set the two clocks as exclusive clocks set_clock_groups -exclusive -group {clkA} -group {clkB}