仅对英特尔可见 — GUID: mwh1414613513009
Ixiasoft
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2.1.5.9. 将约束与时序报告相关联
下图显示了在特定路径上运行Report Timing的结果。
create_clock -name clocktwo -period 10.000 [get_ports {clk2}]
set_multicycle_path -from clocktwo -to clocktwo -setup -end 2 set_multicycle_path -from clocktwo -to clocktwo -hold -end 1
set_max_delay和set_min_delay约束显式覆盖设置关系。请注意,对于这些不同约束,唯一变化的是设置和保持分析的启动沿时间和锁存沿时间。每隔一行的项目都来自FPGA内部的延迟,并且对于给定的fit是静态的。查看这些报告以分析约束如何影响时序报告。
对于I/O,必须添加set_input_delay和set_output_delay约束。这些约束描述了来自FPGA设计外部的信号的延迟,这些信号与此设计的I/O端口连接。这些约束的值是设计中外部寄存器与端口之间的外部信号延迟。set_input_delay和set_output_delay的-clock参数指定了外部信号所属的时钟域,或者连接到I/O端口的外部寄存器的时钟域。-min和-max选项指定最坏情况或最佳情况延迟;不指定任何一个选项会导致最坏情况和最佳情况延迟相等。I/O延迟在Type列中显示为iExt或者oExt。一个示例是set_output_delay -max 1.0和set_output_delay -min -0.5的一个输出端口。请参考"Creating Virtual Clocks"和"Creating I/O Constraints"来了解详细信息。
时钟关系是一个传输的启动时钟沿与锁存时钟沿之间的差异,时钟关系由时钟波形,多周期约束以及最小和最大延迟约束决定的。Timing Analyzer还将set_output_delay的值作为oExt值进行添加。对于输出,此值是Data Required Path的一部分 ,因为这是分析的外部部分。设置报告减去-max值,使设置关系更难满足,因为Data Arrival Path必须短于Data Required Path。Timing Analyzer还减去-min值。此减法是一个负数导致更具限制性的保持时序的原因。Data Arrival Path必须长于Data Required Path。