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2.1.5.1. 时序报告命令
2.1.5.2. Fmax汇总报告(Fmax Summary Report)
2.1.5.3. Report Timing命令
2.1.5.4. 报告逻辑电平深度
2.1.5.5. 报告相邻路径(Report Neighbor Paths)
2.1.5.6. Report CDC Viewer命令
2.1.5.7. Report Custom CDC Viewer命令
2.1.5.8. 报告时间借用数据
2.1.5.9. 将约束与时序报告相关联
2.1.5.10. 从Timing Analyzer运行Design Assistant
2.1.5.11. 在其他工具中定位时序路径
2.2.1. 建议的初始SDC约束
2.2.2. SDC文件优先级
2.2.3. 迭代约束修改(Iterative Constraint Modification)
2.2.4. 使用实体绑定的SDC文件(Using Entity-bound SDC Files)
2.2.5. 创建时钟和时钟约束
2.2.6. 创建I/O约束
2.2.7. 创建延迟和偏移约束(Creating Delay and Skew Constraints)
2.2.8. 创建时序异常(Creating Timing Exceptions)
2.2.9. 使用Fitter过约束(Using Fitter Overconstraints)
2.2.10. 示例电路和SDC文件
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2.2.5.6.1. Set Clock Latency (set_clock_latency)
Set Clock Latency (set_clock_latency)约束使您能够制定时钟网络中的额外延迟(也就是,latency)。此延迟值代表从虚拟(或理想)时钟到最长Late (-late)或者最短Early (-early)路径的外部延迟,参考时钟跳变的Rise (-rise)或者Fall (-fall)。
在计算设置分析时,Timing Analyzer对数据到达路径使用晚期时钟延迟,对时钟到达路径使用早期时钟延迟。Timing Analyzer对数据到达时间使用早期时钟延迟,对时钟到达时间使用晚期时钟延迟来进行保持分析。
时钟延迟有两种形式:时钟源延迟和时钟网络延迟。源延迟是从时钟源到时钟定义点(例如,时钟端口)的传播延迟。网络延迟是从时钟定义点到寄存器时钟管脚的传播延迟。寄存器时钟管脚的总延迟是时钟路径中源延迟和网络延迟的总和。
使用set_clock_latency命令对设计中的时钟端口指定源延迟。
注: Timing Analyzer自动计算网络延迟;因此,您只能使用set_clock_latency命令来表征源延迟。您必须使用-source选项。