仅对英特尔可见 — GUID: mwh1417734823782
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2.1.5.1. 时序报告命令
2.1.5.2. Fmax汇总报告(Fmax Summary Report)
2.1.5.3. Report Timing命令
2.1.5.4. 报告逻辑电平深度
2.1.5.5. 报告相邻路径(Report Neighbor Paths)
2.1.5.6. Report CDC Viewer命令
2.1.5.7. Report Custom CDC Viewer命令
2.1.5.8. 报告时间借用数据
2.1.5.9. 将约束与时序报告相关联
2.1.5.10. 从Timing Analyzer运行Design Assistant
2.1.5.11. 在其他工具中定位时序路径
2.2.1. 建议的初始SDC约束
2.2.2. SDC文件优先级
2.2.3. 迭代约束修改(Iterative Constraint Modification)
2.2.4. 使用实体绑定的SDC文件(Using Entity-bound SDC Files)
2.2.5. 创建时钟和时钟约束
2.2.6. 创建I/O约束
2.2.7. 创建延迟和偏移约束(Creating Delay and Skew Constraints)
2.2.8. 创建时序异常(Creating Timing Exceptions)
2.2.9. 使用Fitter过约束(Using Fitter Overconstraints)
2.2.10. 示例电路和SDC文件
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2.2.5.2.2. I/O接口时钟不确定性示例
要指定I/O接口不确定性,必须创建一个虚拟时钟,并通过引用此虚拟时钟的set_input_delay和set_output_delay命令约束输入和输出端口。
当set_input_delay或set_output_delay命令引用一个时钟端口或PLL输出时,虚拟时钟允许derive_clock_uncertainty命令对内部时钟传输和I/O接口时钟传输应用单独的时钟不确定性。
创建具有与驱动I/O端口的原始时钟相同属性的虚拟时钟,如以下示例所示:
约束I/O接口的SDC命令
# Create the base clock for the clock port create_clock -period 10 -name clk_in [get_ports clk_in] # Create a virtual clock with the same properties of the base clock # driving the source register create_clock -period 10 -name virt_clk_in # Create the input delay referencing the virtual clock and not the base # clock # DO NOT use set_input_delay -clock clk_in <delay value> # [get_ports data_in] set_input_delay -clock virt_clk_in <delay value> [get_ports data_in]