Intel® Quartus® Prime Pro Edition用户指南: Timing Analyzer

ID 683243
日期 4/13/2020
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2.2.1.1. Create Clock (create_clock)

Create Clock (create_clock)约束使您能够定义设计中时钟的属性和要求。您必须定义时钟约束以确定设计的性能并限制进入FPGA的外部时钟。您可以在Timing Analyzer GUI中直接输入约束,也可以直接在.sdc文件中输入约束。

您可以指定约束所应用的Clock name (-name),时钟Period (-period),上升和下降Waveform edge值(-waveform)和目标信号。

以下命令创建一个8ns周期的sys_clk时钟,并将此时钟应用于fpga_clk端口:

create_clock -name sys_clk -period 8.0 \
     [get_ports fpga_clk]

注: Tcl和.sdc文件区分大小写。确保对管脚,端口或节点的引用与设计中的名称大小写相匹配。

默认情况下,时钟在time 0 ns时有一个上升沿,占空比为50%,在time 4 ns时有一个下降沿。如果需要不同的占空比或表示一个偏移,那么需要指定-waveform选项。

通常,您命名的时钟与您指定的端口名称相同。在上面的示例中,以下约束完成此操作:

create_clock -name fpga_clk -period 8.0 [get_ports fpga_clk]

现在有两个称为fpga_clk的独特对象,一个设计端口和一个应用于该端口的时钟。

注:

在Tcl语法中,方括号执行它其中的命令。[get_ports fpga_clk]执行一个命令,此命令查找并返回设计中与fpga_clk匹配的所有端口的集合。您可以在不使用get_ports集合命令的情况下输入命令,如以下示例所示:

create_clock -name sys_clk -period 8.0 fpga_clk
警告: 在Timing Analyzer中定义的约束直接应用于时序数据库,但不会自动转到.sdc文件中。单击Timing Analyzer Tasks窗格上的Write SDC File ,以保留.sdc文件中GUI的约束变更。