Intel® Quartus® Prime Pro Edition用户指南: Timing Analyzer

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ID 683243
日期 4/13/2020
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1. 时序分析介绍 2. 使用 Intel® Quartus® Prime Timing Analyzer A. Intel® Quartus® Prime Pro Edition用户指南
1. 时序分析介绍 x
1.1. 时序分析基本概念 1.2. 时序分析概述文档修订历史
1.1. 时序分析基本概念 x
1.1.1. 时序路径和时钟分析 1.1.2. 时钟设置分析 1.1.3. 时钟保持分析 1.1.4. 恢复和移除分析(Recovery and removal analysis) 1.1.5. 多周期路径分析 1.1.6. 亚稳性分析(Metastability Analysis) 1.1.7. Timing Pessimism(时序悲观) 1.1.8. 时钟数据分析(Clock-As-Data Analysis) 1.1.9. 多角时序分析(Multicorner Timing Analysis) 1.1.10. 时间借用(Time Borrowing)
1.1.1. 时序路径和时钟分析 x
1.1.1.1. 时间网表 1.1.1.2. 时序路径 1.1.1.3. 数据和时钟到达时间 1.1.1.4. 启动沿和锁存沿(Launch and Latch Edges)
1.1.5. 多周期路径分析 x
1.1.5.1. 多周期时钟保持 1.1.5.2. 多周期时钟设置
1.1.10. 时间借用(Time Borrowing) x
1.1.10.1. 时间借用限制 1.1.10.2. 包含锁存器的时间借用
2. 使用 Intel® Quartus® Prime Timing Analyzer x
2.1. 时序分析流程 2.2. 使用时序约束 2.3. Timing Analyzer Tcl命令 2.4. 导入编译结果的时序分析 2.5. 使用 Intel® Quartus® Prime Timing Analyzer文档修订历史 2.6. Intel® Quartus® Prime Pro Edition User Guide: Timing Analyzer Archive
2.1. 时序分析流程 x
2.1.1. 第1步：打开一个工程并运行Fitter 2.1.2. 第2步：指定时序约束 2.1.3. 第3步：指定通用的Timing Analyzer设置 2.1.4. 第4步：运行时序分析 2.1.5. 第5步：分析时序分析结果
2.1.4. 第4步：运行时序分析 x
2.1.4.1. 设置操作条件 2.1.4.2. 使能时间借用优化(Enabling Time Borrowing Optimization)
2.1.5. 第5步：分析时序分析结果 x
2.1.5.1. 时序报告命令 2.1.5.2. Fmax汇总报告(Fmax Summary Report) 2.1.5.3. Report Timing命令 2.1.5.4. 报告逻辑电平深度 2.1.5.5. 报告相邻路径(Report Neighbor Paths) 2.1.5.6. Report CDC Viewer命令 2.1.5.7. Report Custom CDC Viewer命令 2.1.5.8. 报告时间借用数据 2.1.5.9. 将约束与时序报告相关联 2.1.5.10. 从Timing Analyzer运行Design Assistant 2.1.5.11. 在其他工具中定位时序路径
2.2. 使用时序约束 x
2.2.1. 建议的初始SDC约束 2.2.2. SDC文件优先级 2.2.3. 迭代约束修改(Iterative Constraint Modification) 2.2.4. 使用实体绑定的SDC文件(Using Entity-bound SDC Files) 2.2.5. 创建时钟和时钟约束 2.2.6. 创建I/O约束 2.2.7. 创建延迟和偏移约束(Creating Delay and Skew Constraints) 2.2.8. 创建时序异常(Creating Timing Exceptions) 2.2.9. 使用Fitter过约束(Using Fitter Overconstraints) 2.2.10. 示例电路和SDC文件
2.2.1. 建议的初始SDC约束 x
2.2.1.1. Create Clock (create_clock) 2.2.1.2. Derive PLL Clocks (derive_pll_clocks) 2.2.1.3. Derive Clock Uncertainty (derive_clock_uncertainty) 2.2.1.4. Set Clock Groups (set_clock_groups)
2.2.4. 使用实体绑定的SDC文件(Using Entity-bound SDC Files) x
2.2.4.1. 实体绑定的约束范围(Entity-bound Constraint Scope) 2.2.4.2. 实体绑定的约束示例(Entity-bound Constraint Examples)
2.2.5. 创建时钟和时钟约束 x
2.2.5.1. 创建基本时钟 2.2.5.2. 创建虚拟时钟 2.2.5.3. Creating Generated Clocks (create_generated_clock) 2.2.5.4. Deriving PLL Clocks 对PLL输入时钟端口创建基本时钟 derive_pll_clocks命令消息 2.2.5.5. 创建时钟组(set_clock_groups) 2.2.5.6. 时钟效应特性的考量
2.2.5.1. 创建基本时钟 x
2.2.5.1.1. 自动时钟检测和约束创建
2.2.5.2. 创建虚拟时钟 x
2.2.5.2.1. 指定I/O接口不确定性 2.2.5.2.2. I/O接口时钟不确定性示例
2.2.5.3. Creating Generated Clocks (create_generated_clock) x
2.2.5.3.1. 时钟分频器示例(-divide_by) 2.2.5.3.2. 时钟多路复用器示例
2.2.5.5. 创建时钟组(set_clock_groups) x
2.2.5.5.1. 独占时钟组(Exclusive Clock Groups (-exclusive)) 2.2.5.5.2. 异步时钟组(-asynchronous) 2.2.5.5.3. set_clock_groups约束技巧
2.2.5.6. 时钟效应特性的考量 x
2.2.5.6.1. Set Clock Latency (set_clock_latency) 2.2.5.6.2. 时钟不确定性
2.2.6. 创建I/O约束 x
2.2.6.1. 输入约束(set_input_delay) 2.2.6.2. 输出约束(set_output_delay)
2.2.7. 创建延迟和偏移约束(Creating Delay and Skew Constraints) x
2.2.7.1. 高级I/O时序和电路板走线模型延迟(Advanced I/O Timing and Board Trace Model Delay) 2.2.7.2. Maximum Skew (set_max_skew) 2.2.7.3. 网络延迟(Net Delay (set_net_delay)) 2.2.7.4. 创建时序网表
2.2.8. 创建时序异常(Creating Timing Exceptions) x
2.2.8.1. 时序异常优先(Timing Exception Precedence) 2.2.8.2. False Paths (set_false_path) 2.2.8.3. 最小和最大延迟 2.2.8.4. 多周期路径(Multicycle Paths) 2.2.8.5. 多周期异常示例 2.2.8.6. 延迟注释(Delay Annotation) 2.2.8.7. 约束设计分区端口
2.2.8.4. 多周期路径(Multicycle Paths) x
2.2.8.4.1. 常见的多周期应用 2.2.8.4.2. Relaxing Setup with Multicycle (set_multicyle_path) 2.2.8.4.3. 相移的使用(-phase)
2.2.8.5. 多周期异常示例 x
2.2.8.5.1. 默认的多周期分析 2.2.8.5.2. End Multicycle Setup = 2 and End Multicycle Hold = 0 2.2.8.5.3. End Multicycle Setup = 2 and End Multicycle Hold = 1 2.2.8.5.4. 具有目地时钟偏移的相同频率时钟 2.2.8.5.5. 目地时钟频率是源时钟频率的倍数 2.2.8.5.6. 目地时钟频率是带偏移的源时钟频率的倍数 2.2.8.5.7. 源时钟频率是目的时钟频率的倍数 2.2.8.5.8. 源时钟频率是带偏移的目的时钟频率的倍数
2.3. Timing Analyzer Tcl命令 x
2.3.1. quartus_sta可执行文件 2.3.2. 集合命令(Collection Commands)
2.3.2. 集合命令(Collection Commands) x
2.3.2.1. 通配符 2.3.2.2. 添加和删除集合项 2.3.2.3. 集合查询(Query of Collections) 2.3.2.4. 使用get_pins命令
1. 时序分析介绍
2. 使用 Intel® Quartus® Prime Timing Analyzer
A. Intel® Quartus® Prime Pro Edition用户指南

2.2.5.4. Deriving PLL Clocks

Derive PLL Clocks (derive_pll_clocks)约束自动对设计中的所有PLL的每个输出创建时钟。derive_pll_clocks检测当前的PLL设置，并通过调用create_generated_clock命令自动在每个PLL的输出上创建生成的时钟。
注： 只有 Intel® Arria® 10和 Intel® Cyclone® 10 GX器件支持Derive PLL Clocks (derive_pll_clocks)约束。对于所有其他支持的器件，Timing Analyzer自动从绑定到相关IP的约束中获取PLL时钟。

对PLL输入时钟端口创建基本时钟

如果您的设计包含收发器，LVDS发送器或LVDS接收器，那么要使用derive_pll_clocks约束此逻辑，并对这些模块创建时序异常。 

create_clock -period 10.0 -name fpga_sys_clk [get_ports fpga_sys_clk] \
	derive_pll_clocks

在create_clock命令之后，将derive_pll_clocks命令包含在.sdc文件中。每次Timing Analyzer读取.sdc文件时，都会对每个PLL输出时钟管脚创建相应的生成时钟。如果在运行derive_pll_clocks之前PLL输出上存在时钟，那么预先存在的时钟优先，并且不对该PLL输出创建自动生成的时钟。

下面显示了一个包含register-to-register路径的简单PLL设计：

图 67. 简单PLL设计

当使用derive_pll_clocks命令约束PLL时，Timing Analyzer会生成类似以下示例的消息。

derive_pll_clocks命令消息

Info:
Info: Deriving PLL Clocks:
Info: create_generated_clock -source pll_inst|altpll_component|pll|inclk[0] -divide_by 2 -name
pll_inst|altpll_component|pll|clk[0] pll_inst|altpll_component|pll|clk[0]
Info:

PLL的输入时钟是节点pll_inst|altpll_component|pll|inclk[0]，此节点是-source选项。PLL的输出时钟的名称是PLL输出时钟节点pll_inst|altpll_component|pll|clk[0]。

如果PLL处于时钟切换模式，那么对PLL的输出时钟生成多个时钟；一个用于主输入时钟(primary input clock)(例如，inclk [0])，一个用于辅助输入时钟(secondary input clock)(例如，inclk [1])。由于主输出时钟和辅助输出时钟不同时处于活动状态，因此要对它们创建专用时钟组。

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