仅对英特尔可见 — GUID: mwh1442946322464
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2.1.5.1. 时序报告命令
2.1.5.2. Fmax汇总报告(Fmax Summary Report)
2.1.5.3. Report Timing命令
2.1.5.4. 报告逻辑电平深度
2.1.5.5. 报告相邻路径(Report Neighbor Paths)
2.1.5.6. Report CDC Viewer命令
2.1.5.7. Report Custom CDC Viewer命令
2.1.5.8. 报告时间借用数据
2.1.5.9. 将约束与时序报告相关联
2.1.5.10. 从Timing Analyzer运行Design Assistant
2.1.5.11. 在其他工具中定位时序路径
2.2.1. 建议的初始SDC约束
2.2.2. SDC文件优先级
2.2.3. 迭代约束修改(Iterative Constraint Modification)
2.2.4. 使用实体绑定的SDC文件(Using Entity-bound SDC Files)
2.2.5. 创建时钟和时钟约束
2.2.6. 创建I/O约束
2.2.7. 创建延迟和偏移约束(Creating Delay and Skew Constraints)
2.2.8. 创建时序异常(Creating Timing Exceptions)
2.2.9. 使用Fitter过约束(Using Fitter Overconstraints)
2.2.10. 示例电路和SDC文件
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2.2.7.4. 创建时序网表
您可以配置或加载Timing Analyzer用于计算路径延迟数据的时序网表。
您必须在运行时序分析之前生成时序网表。您可以使用Create Timing Netlist对话框或者Tasks窗格中的Create Timing Netlist命令。如果开启了Settings对话框的Timing Analyzer页面中的Enable Advanced I/O Timing,那么Create Timing Netlist也生成Advanced I/O Timing报告。
注: Compiler在编译期间创建时序网表。时序网表未反映器件进入用户模式后发生的任何配置更改,例如动态收发器重新配置。这适用于所有器件系列,但不包括具有Multiple Reconfiguration Profiles功能的 Intel® Arria® 10器件上的收发器。
下图显示了Timing Analyzer如何解释和分类样本设计的时序网表数据。
图 74. 时序网表中简单设计原理图元素的划分