仅对英特尔可见 — GUID: mwh1410383762508
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2.1.5.1. 时序报告命令
2.1.5.2. Fmax汇总报告(Fmax Summary Report)
2.1.5.3. Report Timing命令
2.1.5.4. 报告逻辑电平深度
2.1.5.5. 报告相邻路径(Report Neighbor Paths)
2.1.5.6. Report CDC Viewer命令
2.1.5.7. Report Custom CDC Viewer命令
2.1.5.8. 报告时间借用数据
2.1.5.9. 将约束与时序报告相关联
2.1.5.10. 从Timing Analyzer运行Design Assistant
2.1.5.11. 在其他工具中定位时序路径
2.2.1. 建议的初始SDC约束
2.2.2. SDC文件优先级
2.2.3. 迭代约束修改(Iterative Constraint Modification)
2.2.4. 使用实体绑定的SDC文件(Using Entity-bound SDC Files)
2.2.5. 创建时钟和时钟约束
2.2.6. 创建I/O约束
2.2.7. 创建延迟和偏移约束(Creating Delay and Skew Constraints)
2.2.8. 创建时序异常(Creating Timing Exceptions)
2.2.9. 使用Fitter过约束(Using Fitter Overconstraints)
2.2.10. 示例电路和SDC文件
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2.2.8.3. 最小和最大延迟
要指定路径的绝对最小或最大延迟,需分别使用Set Minimum Delay (set_min_delay)或者Set Maximum Delay (set_max_delay)。 指定最小和最大延迟会直接覆盖现有设置并保持与最小值和最大值的关系。
对于设计中没有特定时钟关系但需要最小和最大路径延迟的异步信号,需使用set_max_delay和set_min_delay约束。您可以对端口到端口路径(路径中没有寄存器级)创建最小和最大延迟异常。如果使用最小和最大延迟异常来约束路径延迟,需指定路径的最小和最大延迟;不要仅限制最小值或最大值。
如果源节点或目的节点是时钟控制的,那么Timing Analyzer 会考虑时钟路径,从而允许数据路径上或多或少的延迟。如果源节点或目的节点有输入或输出延迟,那么最小或最大延迟检查还包括此延迟。
如果在时序节点之间指定最小或最大延迟,那么延迟仅适用于两个节点之间的路径。如果对一个时钟指定最小或最大延迟,那么此延迟应用于所有路径,在这些路径中时钟为源节点或目的节点提供时钟。
您可以对没有输出延迟约束的输出端口创建最小或最大延迟异常。您无法报告与输出端口相关的路径的时序;但是,Timing Analyzer会在设置摘要中报告路径的时序裕量(slack)并保留摘要报告。由于没有与输出端口相关的时钟,因此Timing Analyzer报告没有出端口的时序路径的时钟。
注: 要报告具有最小和最大延迟约束的输出路径的时钟滤波器的时序,可以将输出端口的输出延迟设置为零。您可以使用设计中的现有时钟或虚拟时钟作为时钟参考。