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2.1.5.1. 时序报告命令
2.1.5.2. Fmax汇总报告(Fmax Summary Report)
2.1.5.3. Report Timing命令
2.1.5.4. 报告逻辑电平深度
2.1.5.5. 报告相邻路径(Report Neighbor Paths)
2.1.5.6. Report CDC Viewer命令
2.1.5.7. Report Custom CDC Viewer命令
2.1.5.8. 报告时间借用数据
2.1.5.9. 将约束与时序报告相关联
2.1.5.10. 从Timing Analyzer运行Design Assistant
2.1.5.11. 在其他工具中定位时序路径
2.2.1. 建议的初始SDC约束
2.2.2. SDC文件优先级
2.2.3. 迭代约束修改(Iterative Constraint Modification)
2.2.4. 使用实体绑定的SDC文件(Using Entity-bound SDC Files)
2.2.5. 创建时钟和时钟约束
2.2.6. 创建I/O约束
2.2.7. 创建延迟和偏移约束(Creating Delay and Skew Constraints)
2.2.8. 创建时序异常(Creating Timing Exceptions)
2.2.9. 使用Fitter过约束(Using Fitter Overconstraints)
2.2.10. 示例电路和SDC文件
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1.1.6. 亚稳性分析(Metastability Analysis)
当信号在无关或异步时钟域中的电路之间传输时,由于信号没有满足设置和保持时间要求,因此可能会出现亚稳性问题。
为了最小化由亚稳态引起的故障,电路设计人员通常在目地时钟域中使用一系列寄存器(也称为同步寄存器链或同步器)来将数据信号重新同步到新的时钟域。
平均故障间隔时间(MTBF)是对由亚稳态引起的故障实例之间的平均时间估算。
Timing Analyzer分析设计中亚稳态的可能性,计算同步寄存器链的MTBF。Timing Analyzer然后根据设计包含的同步链对整个设计的MTBF进行估算。
除了报告在设计中找到的同步寄存器链之外, Intel® Quartus® Prime软件还可以保护这些寄存器免受可能对MTBF产生负面影响的优化,例如寄存器复制和逻辑时序。如果MTBF太低, Intel® Quartus® Prime软件还可以优化设计的MTBF。
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