仅对英特尔可见 — GUID: mwh1410383674324
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2.1.5.1. 时序报告命令
2.1.5.2. Fmax汇总报告(Fmax Summary Report)
2.1.5.3. Report Timing命令
2.1.5.4. 报告逻辑电平深度
2.1.5.5. 报告相邻路径(Report Neighbor Paths)
2.1.5.6. Report CDC Viewer命令
2.1.5.7. Report Custom CDC Viewer命令
2.1.5.8. 报告时间借用数据
2.1.5.9. 将约束与时序报告相关联
2.1.5.10. 从Timing Analyzer运行Design Assistant
2.1.5.11. 在其他工具中定位时序路径
2.2.1. 建议的初始SDC约束
2.2.2. SDC文件优先级
2.2.3. 迭代约束修改(Iterative Constraint Modification)
2.2.4. 使用实体绑定的SDC文件(Using Entity-bound SDC Files)
2.2.5. 创建时钟和时钟约束
2.2.6. 创建I/O约束
2.2.7. 创建延迟和偏移约束(Creating Delay and Skew Constraints)
2.2.8. 创建时序异常(Creating Timing Exceptions)
2.2.9. 使用Fitter过约束(Using Fitter Overconstraints)
2.2.10. 示例电路和SDC文件
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2.3.2. 集合命令(Collection Commands)
Timing Analyzer支持收集命令,可以轻松访问设计中的端口,管脚,单元或节点。使用包含Timing Analyzer中指定的任何约束或Tcl命令的集合命令。
命令 | 返回的集合 |
---|---|
all_clocks | 设计中的所有时钟 |
all_inputs | 设计中的所有输入端口。 |
all_outputs | 设计中的所有输出端口。 |
all_registers | 设计中的所有寄存器。 |
get_cells | 设计中的单元。集合中的所有单元名称都与指定的模式匹配。通配符可用于同时选择多个单元。 |
get_clocks | 列出设计中的时钟。当用作另一个命令的参数时,例如set_multicycle_path的-from或-to ,时钟中的每个节点代表被集合中的时钟clcok的所有节点。默认使用特定节点(即使节点是一个时钟)作为命令的目标。 |
get_nets | 设计中的网络(net)。集合中的所有网络名称都与指定的模式匹配。通配符可用于同时选择多个网络。 |
get_pins | 设计中的管脚。集合中的所有管脚名称都与指定的模式匹配。通配符可用于同时选择多个管脚。 |
get_ports | 设计中的所有端口(设计输入和输出)。 |
您也可以通过在Timing Analyzer中点击View菜单中的Name Finder来检验集合并使用通配符对集合进行实验。