仅对英特尔可见 — GUID: mwh1410383735356
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2.1.5.1. 时序报告命令
2.1.5.2. Fmax汇总报告(Fmax Summary Report)
2.1.5.3. Report Timing命令
2.1.5.4. 报告逻辑电平深度
2.1.5.5. 报告相邻路径(Report Neighbor Paths)
2.1.5.6. Report CDC Viewer命令
2.1.5.7. Report Custom CDC Viewer命令
2.1.5.8. 报告时间借用数据
2.1.5.9. 将约束与时序报告相关联
2.1.5.10. 从Timing Analyzer运行Design Assistant
2.1.5.11. 在其他工具中定位时序路径
2.2.1. 建议的初始SDC约束
2.2.2. SDC文件优先级
2.2.3. 迭代约束修改(Iterative Constraint Modification)
2.2.4. 使用实体绑定的SDC文件(Using Entity-bound SDC Files)
2.2.5. 创建时钟和时钟约束
2.2.6. 创建I/O约束
2.2.7. 创建延迟和偏移约束(Creating Delay and Skew Constraints)
2.2.8. 创建时序异常(Creating Timing Exceptions)
2.2.9. 使用Fitter过约束(Using Fitter Overconstraints)
2.2.10. 示例电路和SDC文件
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2.2.6. 创建I/O约束
在外部源与设计内部的寄存器进行交互的设计中,Timing Analyzer检查设计的建立和保持关系。 Timing Analyzer支持使用set_input_delay和set_output_delay命令进行输入和输出外部延迟建模。您可以指定时钟以及相对于时钟的最小和最大到达时间。
在完整分析设计之前,请指定内部和外部时序要求。根据指定的外部时序要求,Timing Analyzer可根据任何系统规范对I/O接口或器件的外设进行验证。