仅对英特尔可见 — GUID: mwh1410383722386
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2.1.5.1. 时序报告命令
2.1.5.2. Fmax汇总报告(Fmax Summary Report)
2.1.5.3. Report Timing命令
2.1.5.4. 报告逻辑电平深度
2.1.5.5. 报告相邻路径(Report Neighbor Paths)
2.1.5.6. Report CDC Viewer命令
2.1.5.7. Report Custom CDC Viewer命令
2.1.5.8. 报告时间借用数据
2.1.5.9. 将约束与时序报告相关联
2.1.5.10. 从Timing Analyzer运行Design Assistant
2.1.5.11. 在其他工具中定位时序路径
2.2.1. 建议的初始SDC约束
2.2.2. SDC文件优先级
2.2.3. 迭代约束修改(Iterative Constraint Modification)
2.2.4. 使用实体绑定的SDC文件(Using Entity-bound SDC Files)
2.2.5. 创建时钟和时钟约束
2.2.6. 创建I/O约束
2.2.7. 创建延迟和偏移约束(Creating Delay and Skew Constraints)
2.2.8. 创建时序异常(Creating Timing Exceptions)
2.2.9. 使用Fitter过约束(Using Fitter Overconstraints)
2.2.10. 示例电路和SDC文件
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2.2.5.1.1. 自动时钟检测和约束创建
使用derive_clocks命令在设计中自动创建基本时钟 derive_clocks命令等同于对驱动寄存器的时钟管脚的每个寄存器或端口使用create_clock命令。derive_clocks命令创建端口或寄存器上的时钟约束,以确保设计中的每个寄存器都有时钟约束,并且它将一个周期应用于设计中的所有基本时钟。
以下命令对无约束的基本时钟节点指定一个100 MHz要求的基本时钟。
derive_clocks -period 10
警告: 不要使用derive_clocks命令进行最终时序签核(timing sign-off);相反,您可以使用create_clock和create_generated_clock命令对所有时钟源创建时钟。如果您的设计中有多个时钟,那么derive_clocks命令会将所有时钟约束为同一指定频率。为了对设计的时序要求进行全面而真实的分析,需要对设计中的所有时钟进行单独的时钟约束。
如果想要自动创建一些基本时钟,那么需要使用-create_base_clocks选项来derive_pll_clocks。通过使用此选项,derive_pll_clocks命令会根据您在生成PLL时指定的输入频率信息自动为每个PLL创建基本时钟。此功能适用于简单的port-to-PLL 连接。基本时钟不会自动生成复杂的PLL连接,例如级联PLL。您还可以使用命令derive_pll_clocks -create_base_clocks自动对所有PLL输入创建输入时钟。