仅对英特尔可见 — GUID: mwh1410383555145
Ixiasoft
2.1.5.1. 时序报告命令
2.1.5.2. Fmax汇总报告(Fmax Summary Report)
2.1.5.3. Report Timing命令
2.1.5.4. 报告逻辑电平深度
2.1.5.5. 报告相邻路径(Report Neighbor Paths)
2.1.5.6. Report CDC Viewer命令
2.1.5.7. Report Custom CDC Viewer命令
2.1.5.8. 报告时间借用数据
2.1.5.9. 将约束与时序报告相关联
2.1.5.10. 从Timing Analyzer运行Design Assistant
2.1.5.11. 在其他工具中定位时序路径
2.2.1. 建议的初始SDC约束
2.2.2. SDC文件优先级
2.2.3. 迭代约束修改(Iterative Constraint Modification)
2.2.4. 使用实体绑定的SDC文件(Using Entity-bound SDC Files)
2.2.5. 创建时钟和时钟约束
2.2.6. 创建I/O约束
2.2.7. 创建延迟和偏移约束(Creating Delay and Skew Constraints)
2.2.8. 创建时序异常(Creating Timing Exceptions)
2.2.9. 使用Fitter过约束(Using Fitter Overconstraints)
2.2.10. 示例电路和SDC文件
仅对英特尔可见 — GUID: mwh1410383555145
Ixiasoft
1.1.1.4. 启动沿和锁存沿(Launch and Latch Edges)
所有的时序分析都需要有一个或多个时钟信号。Timing Analyzer通过分析时钟的启动沿和时钟锁存沿之间的时钟设置和保持关系来确定设计中所有寄存器到寄存器传输的时钟关系。
时钟信号的启动沿(launch edge)是发送寄存器或者其他顺序单元数据的时钟沿,用作数据传输的源。锁存沿(latch edge)是采集寄存器或者其他顺序单元数据端口上的数据的有效时钟沿,用作数据传输的目的地。
图 6. 启动沿和锁存沿(10ns apart)的建立和保持关系在此实例中,启动沿在0 ns发送寄存器reg1的数据,寄存器reg2在10 ns被锁存沿触发时采集数据。数据在下一个锁存沿之前到达目地寄存器。
您必须通过对每个时钟源节点分配一个时钟约束来定义设计中的所有时钟。这些时钟约束提供了可重复数据关系所需要的结构。如果不限制设计中的时钟,那么 Intel® Quartus® Prime软件会对所有时钟作为1 GHz进行分析,以最大化基于时序的Fitter工作量。要确保实际的slack值,必须使用实际值对设计中的所有时钟进行约束。