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2.1.5.1. 时序报告命令
2.1.5.2. Fmax汇总报告(Fmax Summary Report)
2.1.5.3. Report Timing命令
2.1.5.4. 报告逻辑电平深度
2.1.5.5. 报告相邻路径(Report Neighbor Paths)
2.1.5.6. Report CDC Viewer命令
2.1.5.7. Report Custom CDC Viewer命令
2.1.5.8. 报告时间借用数据
2.1.5.9. 将约束与时序报告相关联
2.1.5.10. 从Timing Analyzer运行Design Assistant
2.1.5.11. 在其他工具中定位时序路径
2.2.1. 建议的初始SDC约束
2.2.2. SDC文件优先级
2.2.3. 迭代约束修改(Iterative Constraint Modification)
2.2.4. 使用实体绑定的SDC文件(Using Entity-bound SDC Files)
2.2.5. 创建时钟和时钟约束
2.2.6. 创建I/O约束
2.2.7. 创建延迟和偏移约束(Creating Delay and Skew Constraints)
2.2.8. 创建时序异常(Creating Timing Exceptions)
2.2.9. 使用Fitter过约束(Using Fitter Overconstraints)
2.2.10. 示例电路和SDC文件
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2.2.5.2. 创建虚拟时钟
虚拟时钟是设计中没有实际源的时钟,或者是不与设计直接交互的时钟。您可以在I/O约束中使用虚拟时钟来表示连接到FPGA的外部器件的时钟。
要创建虚拟时钟,使用create_clock约束和没有值的<targets>选项。
以下示例定义了一个100Mhz虚拟时钟,因为此命令没包含<targets>。
create_clock -period 10 -name my_virt_clk
包括虚拟时钟的I/O约束
对于下图所示的输出电路,您可以使用基本时钟来约束FPGA中的电路,使用虚拟时钟来表示驱动外部器件的时钟。下图显示了以下虚拟时钟约束示例的基本时钟(system_clk),虚拟时钟(virt_clk)和输出延迟。
图 62. 虚拟时钟电路板拓扑结构
以下命令创建10 ns virt_clk虚拟时钟,占空比为50%,第一个上升沿出现在0 ns。此虚拟时钟然后可以成为输出延迟约束的时钟源。
虚拟时钟约束
#create base clock for the design create_clock -period 5 [get_ports system_clk] #create the virtual clock for the external register create_clock -period 10 -name virt_clk #set the output delay referencing the virtual clock set_output_delay -clock virt_clk -max 1.5 [get_ports dataout] set_output_delay -clock virt_clk -min 0.0 [get_ports dataout]