Intel® Quartus® Prime Pro Edition用户指南: Timing Analyzer

ID 683243
日期 4/13/2020
Public

本文档可提供新的版本。客户应 单击此处 前往查看最新版本。

文档目录

2.2.5.2. 创建虚拟时钟

虚拟时钟是设计中没有实际源的时钟,或者是不与设计直接交互的时钟。您可以在I/O约束中使用虚拟时钟来表示连接到FPGA的外部器件的时钟。

要创建虚拟时钟,使用create_clock约束和没有值的<targets>选项。

以下示例定义了一个100Mhz虚拟时钟,因为此命令没包含<targets>

create_clock -period 10 -name my_virt_clk

包括虚拟时钟的I/O约束

对于下图所示的输出电路,您可以使用基本时钟来约束FPGA中的电路,使用虚拟时钟来表示驱动外部器件的时钟。下图显示了以下虚拟时钟约束示例的基本时钟(system_clk),虚拟时钟(virt_clk)和输出延迟。

图 62. 虚拟时钟电路板拓扑结构

以下命令创建10 ns virt_clk虚拟时钟,占空比为50%,第一个上升沿出现在0 ns。此虚拟时钟然后可以成为输出延迟约束的时钟源。

虚拟时钟约束

#create base clock for the design
create_clock -period 5 [get_ports system_clk]
#create the virtual clock for the external register
create_clock -period 10 -name virt_clk
#set the output delay referencing the virtual clock
set_output_delay -clock virt_clk -max 1.5 [get_ports dataout]
set_output_delay -clock virt_clk -min 0.0 [get_ports dataout]