仅对英特尔可见 — GUID: mwh1417737689362
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2.1.5.1. 时序报告命令
2.1.5.2. Fmax汇总报告(Fmax Summary Report)
2.1.5.3. Report Timing命令
2.1.5.4. 报告逻辑电平深度
2.1.5.5. 报告相邻路径(Report Neighbor Paths)
2.1.5.6. Report CDC Viewer命令
2.1.5.7. Report Custom CDC Viewer命令
2.1.5.8. 报告时间借用数据
2.1.5.9. 将约束与时序报告相关联
2.1.5.10. 从Timing Analyzer运行Design Assistant
2.1.5.11. 在其他工具中定位时序路径
2.2.1. 建议的初始SDC约束
2.2.2. SDC文件优先级
2.2.3. 迭代约束修改(Iterative Constraint Modification)
2.2.4. 使用实体绑定的SDC文件(Using Entity-bound SDC Files)
2.2.5. 创建时钟和时钟约束
2.2.6. 创建I/O约束
2.2.7. 创建延迟和偏移约束(Creating Delay and Skew Constraints)
2.2.8. 创建时序异常(Creating Timing Exceptions)
2.2.9. 使用Fitter过约束(Using Fitter Overconstraints)
2.2.10. 示例电路和SDC文件
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2.2.5.3.1. 时钟分频器示例(-divide_by)
生成时钟的常见形式是二分频寄存器时钟分频器(divide-by-two register clock divider)。以下示例约束在二分频(divide-by-two)寄存器上创建一个半速率时钟。
create_clock -period 10 -name clk_sys [get_ports clk_sys] create_generated_clock -name clk_div_2 -divide_by 2 -source \ [get_ports clk_sys] [get_pins reg|q]
将寄存器的时钟管脚指定为时钟源:
create_clock -period 10 -name clk_sys [get_ports clk_sys] create_generated_clock -name clk_div_2 -divide_by 2 -source \ [get_pins reg|clk] [get_pins reg|q]
图 64. 时钟分频器(Clock Divider)
图 65. 时钟分频器波形(Clock Divider Waveform)