仅对英特尔可见 — GUID: mwh1410383659802
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2.1.5.1. 时序报告命令
2.1.5.2. Fmax汇总报告(Fmax Summary Report)
2.1.5.3. Report Timing命令
2.1.5.4. 报告逻辑电平深度
2.1.5.5. 报告相邻路径(Report Neighbor Paths)
2.1.5.6. Report CDC Viewer命令
2.1.5.7. Report Custom CDC Viewer命令
2.1.5.8. 报告时间借用数据
2.1.5.9. 将约束与时序报告相关联
2.1.5.10. 从Timing Analyzer运行Design Assistant
2.1.5.11. 在其他工具中定位时序路径
2.2.1. 建议的初始SDC约束
2.2.2. SDC文件优先级
2.2.3. 迭代约束修改(Iterative Constraint Modification)
2.2.4. 使用实体绑定的SDC文件(Using Entity-bound SDC Files)
2.2.5. 创建时钟和时钟约束
2.2.6. 创建I/O约束
2.2.7. 创建延迟和偏移约束(Creating Delay and Skew Constraints)
2.2.8. 创建时序异常(Creating Timing Exceptions)
2.2.9. 使用Fitter过约束(Using Fitter Overconstraints)
2.2.10. 示例电路和SDC文件
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2.1.5. 第5步:分析时序分析结果
分析期间,Timing Analyzer检验设计中的时序路径,计算每条路径上传播延迟,检查时序约束违规,并将时序结果报告为positive slack或者negative slack。positive slack表示时序要求得到满足。
Timing Analyzer提供非常精细的报告和分析功能,识别并纠正时序路径中的违规。生成时序报告以查看如何最佳地优化设计中的关键路径。如果修改,删除或添加约束,那么要重新运行时序分析。此迭代过程有助于解决设计中的时序违规问题。
图 43. Timing Analyzer用红色显示故障路径
指示时序性能失败的报告以红色文本显示,通过的报告以黑色文本显示。金黄色问号图标表示生成后由于SDC变更而过时的报告。重新生成这些报告以显示最新数据。
以下部分描述了如何生成各种用于分析的时序报告。