英特尔Agilex® 7可变精度DSP模块用户指南

ID 683037
日期 4/11/2023
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10.4.9. FP16 Vector One和Vector Two模式信号

图 80. FP16 Vector One和Vector Two模式信号


表 136.  数据输入和输出信号
信号名称 类型 宽度 默认值 描述
fp32_adder_a[31:0] Input 32 Low 输入数据总线到FP32加法器。
fp16_mult_top_a[15:0] Input 16 Low 输入数据总线到顶部FP16乘法器。
fp16_mult_top_b[15:0] Input 16 Low 输入数据总线到顶部FP16乘法器。
fp16_mult_bot_a[15:0] Input 16 Low 输入数据总线到底部FP16乘法器。
fp16_mult_bot_b[16:0] Input 16 Low 输入数据总线到底部FP16乘法器。
fp32_chainin[31:0] Input 32 Low

将这些信号连接到从之前浮点DSP IP核来的chainout信号。

fp32_result[31:0] Output 32 从IP核来的输出数据总线。
fp32_chainout[31:0] Output 32 将这些信号连接到下一个浮点DSP IP核的chainin信号。
表 137.  时钟,使能和清零信号
信号名称 类型 宽度 默认值 描述
clk[0] Input 1 所有寄存器的输入时钟。
ena[2:0] Input 3 所有寄存器的时钟使能信号。

这些信号为高电平有效。

clr[1:0] Input 2 Low 这些信号可以是所有寄存器的异步或同步清零输入信号。您可以使用Type of clear signal参数选择清零输入信号的类型。

这些信号为高电平有效。

有关输入寄存器的时钟使能限制的更多信息,请参阅相关信息。

表 138.  异常标志信号
信号名称 类型 宽度 默认值 描述
fp16_mult_top_overflow/fp16_mult_bot_overflow Output 1

1:如果乘法器结果大于最大可表达值,则结果被转换为无穷大。此信号指示顶部/底部FP16乘法器结果是否大于最大可表达值。

该信号指示顶部/底部FP60是否:如果乘法器结果未大于最大可表达值。

fp16_mult_top_underflow/fp16_mult_bot_underflow Output 1

此信号指示顶部/底部FP16乘法器结果是否小于最小的可表达值。

1:如果乘法器结果小于最小可表达值,则该结果被清零。

0:如果乘法器结果大于最小的可表达值。

fp16_mult_top_inexact/fp16_mult_bot_inexact Output 1

此信号指示顶部/底部FP16乘法器结果是否是一个准确表达。

1:如果乘法器结果为:
  • 近似值或
  • 比最小的可表达值更小的值或
  • 比最大可表达值更大的值。

0:如果乘法器结果不满足任何上述条件。

fp16_mult_top_invalid/fp16_mult_bot_invalid Output 1

该信号指示顶部/底部FP16乘法器运算是否定义不清(ill-defined)并产生无效结果。

1:如果乘法器结果无效并转换为qNaN。

0:如果乘法器结果不是无效数字。

fp16_adder_overflow/fp32_adder_overflow Output 1

此信号指示FP16/FP32加法器结果是否大于最大的可表达值。

1:如果加法器结果大于最大可表达值,则该结果被转换成无穷大。

0:如果加法器结果未大于最大的可表达值。

fp16_adder_underflow/fp32_adder_underflow Output 1

此信号指示FP16/FP32加法器是否小于最小可表达值。

1:如果加法器结果小于最小可表达值,则该结果被清零。

0:如果加法器结果大于最小的可表达值。

fp16_adder_inexact/fp32_adder_inexact Output 1

此信号指示FP16/FP32加法器结果是否是一个确切表达。

1:如果加法器结果是:
  • 舍入值(a rounded value)
  • 比最小可显示值更小的值或
  • 比最大可显示值更大的值。

0:如果加法器结果不满足任何上述条件。

fp16_adder_invalid/fp32_adder_invalid Output 1

该信号指示FP16/FP32加法器运算是否定义不清(ill-defined)并产生无效结果。

1:如果加法器结果无效并转换为qNaN。

0:如果加法器结果不是无效数字。