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1. 英特尔® Agilex™ 7可变精度DSP模块概述
2. 英特尔® Agilex™ 7可变精度DSP模块架构
3. 英特尔® Agilex™ 7可变精度DSP模块操作模式
4. 英特尔® Agilex™ 7可变精度DSP块设计考量
5. Native Fixed Point DSP 英特尔® Agilex™ FPGA IP核参考
6. Multiply Adder Intel FPGA IP核参考
7. ALTMULT_COMPLEX Intel FPGA IP核参考
8. LPM_MULT Intel FPGA IP核参考
9. LPM_DIVIDE英特尔FPGA IP核
10. Native Floating Point DSP 英特尔® Agilex™ FPGA IP参考
11. 英特尔® Agilex™ 7可变精度DSP模块用户指南存档
12. 英特尔® Agilex可变精度DSP模块用户指南文档修订历史
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5.6.4. 18 × 18 Plus 36模式信号
图 54. 18 × 18 Plus 36模式信号
信号名称 | 类型 | 宽度 | 描述 |
---|---|---|---|
ax[17:0] | Input | 18 | 到顶部乘法器的输入数据总线。 内部系数功能使能时,该信号不可用。 |
ay[18:0] | Input | 19 | 输入数据总线到顶部乘法器。 使能预加器时,这些信号被用作到顶部预加器的输入信号。 |
bx[17:0] | Input | 18 | 输入数据总线到底部乘法器。 |
resulta[63:0] | Output | 37 | 从顶部乘法器来的输出数据总线。 |
信号名称 | 类型 | 宽度 | 描述 |
---|---|---|---|
clk[0] | Input | 1 | 所有寄存器的输入时钟。 |
ena[2:0] | Input | 3 | 所有寄存器的时钟使能信号。 这些信号为高电平有效。 |
clr[1:0] | Input | 2 | 这些信号可以是所有寄存器的异步或同步清零输入信号。您可以使用Type of clear signal参数选择清零输入信号的类型。 这些信号为高电平有效。 默认情况下,此信号为低电平。 有关输入寄存器的时钟使能限制的更多信息,请参阅相关信息。 |
信号名称 | 类型 | 宽度 | 描述 |
---|---|---|---|
disable_chainout | Input | 1 | 动态输入信号,以启用动态chainout功能。您可以在run-time运行时期间更改此信号的值。 您必须将chainout输出总线连接到下一个DSP模块,以便使用该信号。
|
accumulate | Input | 1 | 输入信号,用于启用或禁用累加器功能。您可以在run-time运行时期间更改此信号的值。
|
loadconst | Input | 1 | 输入信号,用于启用或禁用负载常数功能。您可以在运行时期间更改此信号的值。
|
sub | Input | 1 | 动态输入信号,以控制加法器模块运行。您可以在运行时期间更改此信号的值。
|
negate | Input | 1 | 动态输入信号,以控制chainout加法器模块运行。您可以在运行时期间更改此信号的值。
|
信号名称 | 类型 | 宽度 | 描述 |
---|---|---|---|
chainin[63:0] | Input | 64 | 输出级联模块的输入数据总线。 将这些信号连接到之前介绍的DSP核的chainout信号。 |
chainout[63:0] | Output | 64 | 输出级联模块的输出数据总线。 将这些信号连接到下一个DSP核的chainin信号。 |