英特尔Agilex® 7可变精度DSP模块用户指南

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ID 683037
日期 4/11/2023
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1. 英特尔® Agilex™ 7可变精度DSP模块概述 2. 英特尔® Agilex™ 7可变精度DSP模块架构 3. 英特尔® Agilex™ 7可变精度DSP模块操作模式 4. 英特尔® Agilex™ 7可变精度DSP块设计考量 5. Native Fixed Point DSP 英特尔® Agilex™ FPGA IP核参考 6. Multiply Adder Intel FPGA IP核参考 7. ALTMULT_COMPLEX Intel FPGA IP核参考 8. LPM_MULT Intel FPGA IP核参考 9. LPM_DIVIDE英特尔FPGA IP核 10. Native Floating Point DSP 英特尔® Agilex™ FPGA IP参考 11. 英特尔® Agilex™ 7可变精度DSP模块用户指南存档 12. 英特尔® Agilex可变精度DSP模块用户指南文档修订历史
1. 英特尔® Agilex™ 7可变精度DSP模块概述 x
1.1. 功能特性 1.2. 英特尔® Agilex™ 7器件中支持的操作模式
1.2. 英特尔® Agilex™ 7器件中支持的操作模式 x
1.2.1. 定点算术运算 1.2.2. 浮点算术运算
2. 英特尔® Agilex™ 7可变精度DSP模块架构 x
2.1. 定点算术运算 2.2. 浮点算术运算
2.1. 定点算术运算 x
2.1.1. 定点算术运算的输入寄存器Bank 2.1.2. 定点算术运算的流水线寄存器 2.1.3. 定点算术的预加器 2.1.4. 定点算术运算的内部系数 2.1.5. 定点算术运算的乘法器 2.1.6. 定点算术运算的加法器或减法器 2.1.7. 定点算术运算的累加器、Chainout加法器和预加载常量 2.1.8. 定点算术运算的脉动寄存器 2.1.9. 定点算术运算的双重累加寄存器 2.1.10. 定点算术运算的Output寄存器Bank
2.1.7. 定点算术运算的累加器、Chainout加法器和预加载常量 x
2.1.7.1. 动态Chainout
2.2. 浮点算术运算 x
2.2.1. 浮点算术运算的输入寄存器Bank 2.2.2. 浮点算术运算的流水线寄存器 2.2.3. 浮点算术运算的乘法器 2.2.4. 浮点算术运算的加法器或减法器 2.2.5. 浮点算术运算的输出寄存器Bank 2.2.6. 浮点算术运算的异常处理
3. 英特尔® Agilex™ 7可变精度DSP模块操作模式 x
3.1. 定点算术运算的操作模式 3.2. 浮点算术运算的操作模式
3.1. 定点算术运算的操作模式 x
3.1.1. 独立乘法器模式 3.1.2. 8×8 （无符号）或 9×9（有符号）Sum of 4模式 3.1.3. 乘法器加法器求和模式 3.1.4. 独立复数乘法器 3.1.5. 脉动FIR模式
3.1.1. 独立乘法器模式 x
3.1.1.1. 18 × 18或18 × 19独立乘法器 3.1.1.2. 27 × 27独立乘法器
3.1.4. 独立复数乘法器 x
3.1.4.1. 18 × 19乘法运算与36-Bit输入求和模式
3.1.5. 脉动FIR模式 x
3.1.5.1. 映射脉动模式用户视图到可变精度模块架构视图 3.1.5.2. 18-bit脉动FIR模式 3.1.5.3. 27-bit脉动FIR模式
3.2. 浮点算术运算的操作模式 x
3.2.1. FP32单精度浮点算术运算函数 3.2.2. FP16半精度浮点算术运算函数 3.2.3. 多浮点可变精度DSP模块函数
3.2.1. FP32单精度浮点算术运算函数 x
3.2.1.1. FP32乘法模式 3.2.1.2. 加法或减法模式 3.2.1.3. 乘法累加模式 3.2.1.4. FP32 Vector One模式 3.2.1.5. FP32 Vector Two模式
3.2.2. FP16半精度浮点算术运算函数 x
3.2.2.1. FP16支持的精度格式 3.2.2.2. 两个FP16乘法求和模式 3.2.2.3. 两个FP16乘法与FP32加法求和模式 3.2.2.4. 两个FP16乘法与累加求和模式 3.2.2.5. FP16 Vector One模式 3.2.2.6. FP16 Vector Two模式 3.2.2.7. FP16 Vector Three模式
3.2.3. 多浮点可变精度DSP模块函数 x
3.2.3.1. 乘加或乘减模式 3.2.3.2. 直接向量点积 3.2.3.3. 复数乘法
4. 英特尔® Agilex™ 7可变精度DSP块设计考量 x
4.1. 定点算术运算 4.2. 浮点算术运算 4.3. 英特尔® Agilex™ 7器件中的DSP块级联限制
4.1. 定点算术运算 x
4.1.1. 输入、流水线和输出寄存器的配置 4.1.2. 定点算术运算的内部系数和预加器 4.1.3. 定点算术运算的累加器 4.1.4. 定点算术运算的输入级联 4.1.5. Chainout加法器
4.1.1. 输入、流水线和输出寄存器的配置 x
4.1.1.1. Input寄存器的限制 4.1.1.2. 流水线寄存器的限制 4.1.1.3. 每操作模式支持的寄存器配置
4.1.4. 定点算术运算的输入级联 x
4.1.4.1. 动态Scanin
4.2. 浮点算术运算 x
4.2.1. 输入、流水线和输出寄存器的配置 4.2.2. Chainout加法器
4.2.1. 输入、流水线和输出寄存器的配置 x
4.2.1.1. FP32操作模式支持的寄存器配置 4.2.1.2. FP16操作模式支持的寄存器配置
5. Native Fixed Point DSP 英特尔® Agilex™ FPGA IP核参考 x
5.1. Native Fixed Point DSP 英特尔® Agilex™ FPGA IP发布信息 5.2. 支持的操作模式 5.3. 定点算术运算的最大输入数据宽度 5.4. 定点算术运算的最大Output数据宽度 5.5. 参数化Native Fixed Point DSP IP 5.6. Native Fixed Point DSP 英特尔® Agilex™ FPGA IP信号
5.3. 定点算术运算的最大输入数据宽度 x
5.3.1. 18 x 18 Plus 36模式中使用少于36-Bit操作数实例
5.5. 参数化Native Fixed Point DSP IP x
5.5.1. 操作模式选项卡 5.5.2. 输入级联选项卡 5.5.3. 预加器选项卡 5.5.4. 内部系数选项卡 5.5.5. 累加器/输出链接（Chaining） 5.5.6. 流水线 5.5.7. 清零信号
5.6. Native Fixed Point DSP 英特尔® Agilex™ FPGA IP信号 x
5.6.1. 9 × 9 Sum of 4模式信号 5.6.2. 18 × 18 Full模式信号 5.6.3. 18 × 18 Sum of Two模式信号 5.6.4. 18 × 18 Plus 36模式信号 5.6.5. 18 × 18脉动模式信号 5.6.6. 27 × 27模式信号
6. Multiply Adder Intel FPGA IP核参考 x
6.1. Multiply Adder Intel FPGA IP发布信息 6.2. 功能特性 6.3. 参数 6.4. 信号
6.2. 功能特性 x
6.2.1. 预加器 6.2.2. 脉动延迟寄存器 6.2.3. 预加载常量 6.2.4. 双重累加器
6.2.1. 预加器 x
6.2.1.1. 预加器简单模式 6.2.1.2. 预加器系数模式 6.2.1.3. 预加器输入模式 6.2.1.4. 预加器平方模式 6.2.1.5. 预加器常量模式
6.3. 参数 x
6.3.1. General选项卡 6.3.2. 特殊模式（Extra Modes） 6.3.3. 乘法器选项卡 6.3.4. 预加器选项卡 6.3.5. 累加器选项卡 6.3.6. 脉动/Chainout选项卡 6.3.7. 流水线选项卡
7. ALTMULT_COMPLEX Intel FPGA IP核参考 x
7.1. ALTMULT_COMPLEX Intel FPGA IP发布信息 7.2. 功能特性 7.3. 复数乘法 7.4. 参数 7.5. 信号
8. LPM_MULT Intel FPGA IP核参考 x
8.1. LPM_MULT Intel FPGA IP发布信息 8.2. 功能特性 8.3. 参数 8.4. 信号
8.3. 参数 x
8.3.1. General选项卡 8.3.2. General 2选项卡 8.3.3. 流水线选项卡
9. LPM_DIVIDE英特尔FPGA IP核 x
9.1. LPM_DIVIDE Intel FPGA IP发布信息 9.2. 功能特性 9.3. Verilog HDL Prototype（Verilog HDL原型开发） 9.4. VHDL组件声明 9.5. VHDL LIBRARY_USE Declaration（VHDL LIBRARY_USE声明） 9.6. 端口 9.7. 参数
9.7. 参数 x
9.7.1. General选项卡 9.7.2. General 1选项卡
10. Native Floating Point DSP 英特尔® Agilex™ FPGA IP参考 x
10.1. Native Floating Point DSP 英特尔® Agilex™ FPGA IP发布信息 10.2. Native Floating Point DSP 英特尔® Agilex™ FPGA IP核支持的操作模式 10.3. 参数化Native Floating Point DSP 英特尔® Agilex™ FPGA IP 10.4. Native Floating Point DSP 英特尔® Agilex™ FPGA IP核信号
10.3. 参数化Native Floating Point DSP 英特尔® Agilex™ FPGA IP x
10.3.1. General选项卡 10.3.2. Registers选项卡
10.4. Native Floating Point DSP 英特尔® Agilex™ FPGA IP核信号 x
10.4.1. FP32乘法模式信号 10.4.2. FP32加法或减法模式信号 10.4.3. FP32乘法与加法或减法模式信号 10.4.4. FP32乘法与累加模式信号 10.4.5. FP32 Vector One和Vector Two模式信号 10.4.6. 两个FP16乘法求和模式信号 10.4.7. 两个FP16乘法与FP32加法求和模式信号 10.4.8. 两个FP16乘法与累加求和模式信令 10.4.9. FP16 Vector One和Vector Two模式信号 10.4.10. FP16 Vector Three模式信号
1. 英特尔® Agilex™ 7可变精度DSP模块概述
2. 英特尔® Agilex™ 7可变精度DSP模块架构
3. 英特尔® Agilex™ 7可变精度DSP模块操作模式
4. 英特尔® Agilex™ 7可变精度DSP块设计考量
5. Native Fixed Point DSP 英特尔® Agilex™ FPGA IP核参考
6. Multiply Adder Intel FPGA IP核参考
7. ALTMULT_COMPLEX Intel FPGA IP核参考
8. LPM_MULT Intel FPGA IP核参考
9. LPM_DIVIDE英特尔FPGA IP核
10. Native Floating Point DSP 英特尔® Agilex™ FPGA IP参考
11. 英特尔® Agilex™ 7可变精度DSP模块用户指南存档
12. 英特尔® Agilex可变精度DSP模块用户指南文档修订历史

6.3.2. 特殊模式（Extra Modes）

表 85.  特殊模式选项（Extra Modes Tab）
参数 值 默认值 描述
Outputs Configuration（输出配置）
Register output of the adder unit

On

Off

 Off

开启该选项使能加法模块的输出寄存器。
What is the source for clock input?

Clock0

Clock1

Clock2

Clock0 选择Clock0，Clock1或Clock2以使能和指定输出寄存器的时钟源。

必须选择Register output of the adder unit来使能该参数。

What is the source for asynchronous clear input?

NONE

ACLR0

ACLR1

NONE 指定加法器输出寄存器的异步清零源。

必须选择Register output of the adder unit来使能该参数。

IP核支持异步或同步清零，但不可同时支持两者。
What is the source for synchronous clear input?

NONE

SCLR0

SCLR1

NONE 指定加法器输出寄存器的同步清零源。

必须选择Register output of the adder unit来使能该参数。

IP核支持异步或同步清零，但不可同时支持两者。
Adder Operation（加法器操作）
What operation should be performed on outputs of the first pair of multipliers?

ADD,

SUB,

VARIABLE

ADD

选择加法或减法操作以运行第一，第二乘法器之间的输出。

  • 选择ADD执行加法操作。
  • 选择SUB执行减法操作。
  • 选择VARIABLE以使用动态加法/减法控制的addnsub1端口。
选择VARIABLE值后：
  • 驱动addnsub1信号到高进行加法操作。
  • 驱动addnsub1信号到低进行减法操作。

必须选择两个以上乘法器以使能此参数。
Register 'addnsub1’ input

On

Off

 Off 开启该选项以使能addnsub1端口的输入寄存器。

必须为What operation should be performed on outputs of the first pair of multipliers选择VARIABLE以使能该参数。

What is the source for clock input?

Clock0

Clock1

Clock2

Clock0 选择Clock0，Clock1或Clock2以指定addnsub1寄存器的输入时钟信号。

必须选择Register 'addnsub1' input以使能该参数。

What is the source for asynchronous clear input?

NONE

ACLR0

ACLR1

NONE 指定addnsub1寄存器的异步清零源。

必须选择Register 'addnsub1' input以使能该参数。

IP核支持异步或同步清零，但不可同时支持两者。
What is the source for synchronous clear input?

NONE

SCLR0

SCLR1

NONE 指定addnsub1寄存器的同步清零源。

必须选择Register 'addnsub1' input以使能该参数。

IP核支持异步或同步清零，但不可同时支持两者。
What operation should be performed on outputs of the second pair of multipliers?

ADD,

SUB,

VARIABLE

ADD

选择加法或减法操作以运行第三，第四乘法器之间的输出。

  • 选择ADD执行加法操作。
  • 选择SUB执行减法操作。
  • 选择VARIABLE以使用动态加法/减法控制的addnsub1端口。
选择VARIABLE值后：
  • 驱动addnsub1信号到高进行加法操作。
  • 驱动addnsub1信号到低进行减法操作。

必须为What is the number of multipliers?选择值4以使能该参数。

Register 'addnsub3’ input

On

Off

 Off 开启该选项以使能addnsub3信号的输入寄存器。

必须为What operation should be performed on outputs of the second pair of multipliers选择VARIABLE以使能该参数。

What is the source for clock input?

Clock0

Clock1

Clock2

Clock0 选择Clock0，Clock1或Clock2以指定addnsub3寄存器的输入时钟信号。

必须选择Register 'addnsub3' input以使能该参数。

What is the source for asynchronous clear input?

NONE

ACLR0

ACLR1

NONE 指定addnsub3寄存器的异步清零源。

必须选择Register 'addnsub3' input以使能该参数。

IP核支持异步或同步清零，但不可同时支持两者。
What is the source for synchronous clear input?

NONE

SCLR0

SCLR1

NONE 指定addnsub3寄存器的同步清零源。

必须选择Register 'addnsub3' input以使能该参数。

IP核支持异步或同步清零，但不可同时支持两者。
Polarity（极性）
Enable ‘use_subadd’

On

Off

 Off

打开此选项以反转addnsub输入端口的功能。

开启该选项时，操作如下：
  • 驱动addnsub到高进行减法操作
  • 驱动addnsub到低进行加法操作
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